实验六 用状态机实现ADC0809的采样控制电路.docVIP

实验六 用状态机实现ADC0809的采样控制电路 实验目的 熟悉QuartusⅡ软件应用环境，了解实验流程。 编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代码和验证。 掌握状态机的Verilog设计方法，并用状态机实现ADC0809的采样控制电路。 二、实验原理 本实验要实现用状态机实现ADC0809的采样控制电路。ADC0809是CMOS的8位A/D转换器，片内有8路模拟，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位。主要控制信号说明：START是转换开启信号，高电平有效；ALE为模拟信号输入选通端口地址锁存信号，上升沿有效；一旦START有效后，状态信号EOC即变为低电平，表示转换状态，转换时间约为100us，转换结束后，EOC变为高电平。此后外部控制可以使OE由低电平变为高电平，则控制打开三态缓冲器，0809的输出数据总线D[7:0]从原来的高阻态变为输出数据有效。 三、实验内容 用Verilog HDL语言实现编写实现ADC0809采样电路的程序。 编程下载并在实验箱上进行验证 四、实验步骤与结果 1、新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。 2、编译程序，编译无误后，在【tools】里面选择RTL视图，观察电路结构。在【tools】【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。 3、将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K（EP1K30TC144-3），载入模式14。 4、根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查无误。 5、将程序下载至FPGA试验箱内，并在EDA6000软件界面内进行验证测试。 程序源代码： module ADC0809(clk,din,eoc,q,clock,start,oe); input clk,eoc; input [7:0] din; output clock,start,oe; output [7:0] q; reg start,oe; reg [7:0] q1; reg lock; parameter s0=0,s1=1,s2=2,s3=3,s4=4; reg [4:0] cs,next_state; always @ (posedge clk) begin cs = next_state; end always @ (cs or eoc) begin case (cs) s0: begin start = 0;oe = 0;lock=0;next_state = s1 ;end s1: begin start = 1;oe = 0;lock=0;next_state = s2 ;end s2: begin start = 0;oe = 0;lock=0; if (eoc==1b1) next_state = s3; else next_state = s2; end s3:begin start = 0;oe = 1;lock=0; next_state = s4;end s4:begin start = 0;oe = 1;lock=1;next_state = s0;end default: begin start = 0;oe = 0;lock=0;next_state = s0;end endcase end always @ (posedge lock) begin if (lock) q1 =din; end assign q=q1; assign clock=clk; endmodule 编译：选择processing---start compilation命令，开始编译。也可直接点击面板上编译按钮。结果如图： RTL视图：选择Tools---netlist viewers---RTL viewer命令，查看寄存器电路结构图，结果如图： State Machine Viewer：选择Tools---netlist viewers--- State Machine Viewer，查看状态机转换图。 仿真结果： 设置引脚：启动EDA6000，连接试验箱。装入模式14。根据右侧管脚提示进行管脚锁定。在QuartusⅡ界面中选择assignment—pins命令。可以用拖放的方式指定管脚，也可以在location中输入管脚号。 最终结果如图所示： 试验箱测