(verilog实现8路数据选择器.docVIP

《串行数据检测器》 一、实验目的及要求 1.掌握用always语句实现组合逻辑电路； 2.学习测试模块中随机数的产生和应用； 3.每路输入数据与输出数据均为4位2进制数，当选择开关（至少3位） 或输入数据发生变化时，输出数据也相应地变化。 二、实验设备（环境）及要求 1.实验设备：PC机一台 2.环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具 三、实验内容与步骤 1.根据实验要求编写源代码mux_8.v如下 /** * @File mux_8.v * @Synopsis 每路输入数据与输出数据均为4位2进制数，当选择开关 * （至少3位）或输入数据发生变化时，输出数据也相应地变化。 * @Author @ * @Version 1 * @Date 2010-11-05 */ /* Copyright(C) 2010- * By * All right reserved */ module mux_8(addr, in1, in2, in3, in4, in5,in6,in7,in8,mout,ncs); input [2:0] addr; //输入的地址端，3位选择开关 input [3:0] in1,in2,in3,in4,in5,in6,in7,in8; //8路数据端输入 input ncs;