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综合训练4 一.填空（20分） 1．CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定。 2．CPLD中的逻辑单元是大单元，适合逻辑型系统 系统；FPGA的逻辑单元是小单元， 适合数据型系统系统。 3．根据数字系统的功能定义，可将整个系统划分为两个子系统：数据处理子系统和控制子系统。 CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。 5．图形文件的扩展名是 GDF ，仿真通道文件的扩展名是 SCF ，波形文件的扩展名是 WDF，使用VHDL语言，文本设计文件的扩展名是 .VHD 。 6．元件例化语句的作用： 层次设计，由 元件声明 和元件例化 两部分组成。 二、简答题20分（每题5分） 简述MAX+PLUSⅡ的设计流程。 答：MAX+PLUSⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。 设计输入：可以采用原理图输入、HDL语言描述、及波形输入等几种方式。 设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 设计校验（项目仿真）：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。 器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。 在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。 设计时怎样选择CPLD和FPGA芯片？ 答：从以下几个方面进行选择： 1．逻辑单元 CPLD中的逻辑单元是大单元，通常其变量数约20～28个。FPGA逻辑单元是小单元，其输入变量数通常只有几个， 2．内部互连资源与连线结构 FPGA单元小、互连关系复杂，所以使用的互连方式较多。CPLD不采用分段互连方式，它使用的是集总总线。 3．编程工艺 CPLD属于只读（ROM）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。FPGA芯片采用RAM型编程，功耗低，但掉电后信息不能保存，必须与存储器联用。每次上电时须先对芯片配置，然后方可使用。 4．规模 逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。对于大规模的逻辑设计,则多采用FPGA. 5．FPGA和CPLD封装形式的选择 FPGA和CPLD器件的封装形式很多。同一型号的器件可以多种不同的封装。 3．信号和变量的区别？ 信号 变量 赋值符号 = := 功能 电路的内部连接 内部数据交换 作用范围 全局，进程和进程之间的通信 进程的内部 行为 延迟一定时间后才赋值 立即赋值 4.简述VHDL程序结构 答： 1)USE定义区 2)PACKAGE定义区 3)ENTITY定义区 4)ARCHITECTURE定义区 5)CONFIGURATION定义区 三、已知三选一电路如图，判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。（10分） library ieee; use ieee.std_logic_1164.all; ENTITY MAX is port(a1,a2,a3,s0,s1:in bit; outy:out bit); end max; architecture one of max is component mux21a port(a,b,s:in bit; y:out bit); end component; signal temp:bit; begin u1:mux21a port map(a2,a3,s0,temp); u2:mux21a port map(a1,temp,s1,outy); end one; 四、解释程序 （30分） 要求： 解释带有下划线的语句。 画出该程序的引脚示意图。 说明该程序逻辑功能。 程序一 library ieee; 定义库 use ieee.std_logic_1164.all; ENTITY mux21 is 定义实体 port(a,b,s:in bit; y:out bit); end m