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2015年FPGA复习题一、问答题：1.IP核IP核在EDA技术和开发中具有十分重要的地位；从IP核的提供方式上，通常将其分为软IP、固IP和硬IP；各有什么特点？软IP：提供用HDL描述的功能块，但不涉及实现该功能块的具体电路的IP核硬IP：为提供设计的最终产品----掩膜；固IP：为以网表文件的形式提交用户，完成了综合的功能块。 IP（Intellectual Property）就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为（Behavior）、结构（Structure）和物理（Physical）三级不同程度的设计，对应描述功能行为的不同分为三类，即软核（Soft IP Core）、完成结构描述的固核（Firm IP Core）和基于物理描述并经过工艺验证的硬核（Hard IP Core）。什么是软核? IP软核通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软IP内核也称为虚拟组件（VC-Virtual Component）。什么是固核? IP固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。什么是硬核? IP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。2.关于仿真：有哪些？有什么区别？时序仿真和功能仿真时序仿真和功能仿真:功能仿真：直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟时序仿真：接近真实器件运行特性的仿真 Reg型和Wire型信号有什么本质的区别？ Reg是最常用的寄存器类型，Wire是线网类型。Reg型信号用于进程语句中，并且其语句是顺序语句；而Wire型信号则用于模块中，并且其语句是并发语句。阻塞赋值的特点 阻塞赋值：使用“=”作为赋值符，如b=a；b的值在赋值语句执行后立刻改变；阻塞赋值语句按顺序执行，一条语句完全执行完后，才执行下一条语句，即有“阻塞”作用；用于过程块内赋值，赋值语句执行完后，块才结束。5.简述Mealy型状态机和Moore型状态机的主要不同之处。Moore 型状态机的输出仅是当前状态值的函数，并且只在时钟使状态发生变化时才导致输出变化。（同步输出状态机）Mealy 型状态机的输出是当前状态和所有输入信号的函数，它的输出在输入变化后立即发生，不依赖时钟的同步。（异步输出状态机）二、编程题，编写相应的Verilog代码：电路——程序三、分析下面程序，画出程序实现的电路图程序——电路四、程序填空题五、系统设计层次设计：层次化设计：元件例化（两种匹配形式）状态机设计序列检测器半加器与全加器(层次设计)、多路选择器、三态门；计数器、优先编码器、译码器、移位寄存器的VHDL描述?同步时序和异步时序设计？例子：1.2. 边沿触发型触发器及其Verilog表述3. 八位加法器描述减法:4. 同步加载模型设计5. 使用门级描述完成一个1位全加器电路设计，全加器的电路结构如下图所示，请编程设计：6. 已知状态机状态图如图(a)所示：1） 试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。2) 根据状态图，写出对应于结构图（b），分别由主控组合进程和主控时序进程组成的Verilog 有限状态机描述。7. 序列检测器 如下8. 9.