实验五_时序电路测试及研究.docxVIP

《数字电子技术基础》实验报告实验室名称：信息学院2402 班 级：电科班 学生姓名：吕佳琪 学 号：20121060025 指导教师：陈志坚学 期：2013－2014学年下学期 2014年5月实验目的1.掌握常用时序电路的设计，设计及测试方法；2.训练独立进行实验的技能。实验仪器及材料1.数电实验箱2.双踪示波器；3.导线若干4.集成块 74LS73 双J－K触发器 X 2 74LS175四D触发器 X 1 74LS10三输入端三与非门 X 174LS00二输入端四与非门 X 1实验内容及分析1.异步二进制计数器(1)如图接线。(2)由端口输入单脉冲，测试并记录Q1~Q4端状态及波形。 状态表如下CP CRQa Qb QcQdx11 1111111111111000 0 01 00 00 1 0011 0000 1 01 0 1 00 11 011 1 000 0 11 00 10 1 0 111 0 100 111 0 110 11 111 1 100 0 0波形图如下CPC1C2C3C4(3)试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录状态表如下CP CRQa Qb QcQd 1 10 11 11 0 1100 1111 0 10 1 0 11 00 100 0 111 1 00 11 01 0 1 000 1 011 000 1 001 00 000 0 011 1 1波形图如下CPC1C2C3C42．异步二一十进制加法计数器（1）按图5.4接线。4个输出端分别接发光二极管显示，CP端接连续脉冲或单脉冲。（2）在CP端接连续脉冲，观察CP、QA、QB、QC、及QD的波形。波形如下CPC1C2C3C43.自循环移位寄存器——环形计数器。(1) 按下图接线，置为1000，用单脉冲计数，记录各触发器的状态。波形如下CPC1C2C3C4分析：由上图可知，电路实现了数据的移位。而且，置为1000即在循环内。改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”，观察计数器能否正常工作，分析原因。CPC1C2C3C4分析：由波形可知，计数器没有正常工作。这是因为在这个计数器循环中，当有且只有一位被置“1”才可以进入有效循环。而出现两个“1”的时候，不在有效循环内，故无法工作。3. 按图接线，与非门用74LS10三输入端三与非门重复上述实验，对比实验结果总结关于自启动的体会。波形如下CPC1C2C3C4体会：改用74LS10后电路仍能够正常工作，能够自启动。这给予了一个提示，设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。实验报告实验原理时序逻辑电路利用触发器能存储一位二进制的记忆功能的原理，加上正确的外围电路及不同的连线组合方法，便可构成不同功能的电路。D触发器为上升沿触发。J-K触发器为下降沿触发，用J-K触发器可构成T触发器。T触发器：当J=K=1时，触发器翻转，每来一个时钟脉冲，翻转一次。D触发器：Q=D，Q端的状态为D的状态。时序逻辑电路的特点：时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，其结构特点是由存储电路和组合电路两部分组成。时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。时序电路又分为同步时序逻辑电路和异步时序逻辑电路两大类。在同步时序电路中，所有触发器的时钟输入端CP都连在一起，而在异步时序逻辑电路中，外加时钟脉冲CP只触发部分触发器，其余触发器则是由电路内部信号触发的。五、常用集成电路引脚图- 6 -