系统时序仿真.docxVIP

1、创建时钟a) 基准时钟（Base clocks）基准时钟是输入到FPGA中的原始输入时钟。与PLLs输出的时钟不同，基准时钟一般是由片外晶振产生的。定义基准时钟的原因是其他生成时钟和时序约束通常都以基准时钟为参照。如下所示：iCLK50是晶振时钟，iCLK108是像素时钟。create_clock -name {iClk50} -period 20.000 -waveform { 0.000 10.000 } [get_ports {iClk50}]create_clock -name {iClk108} -period 9.260 -waveform { 0.000 4.630 } [get_ports {iClk108}]b) 虚拟时钟（Virtual clocks）输出到外部设备的时钟。比如外部设备SDRAM的时钟。create_generated_clock -name {SDRAM0_CLK} -source [get_ports { oDRAM0_CLK}] -master_clock {IMFIFO_CTL:IMFIFO_CTL|SDRAM_PLL:sdram_pll|altpll:altpll_component|_clk1} SDRAM_PLLsdram_pll(.areset(1b0),.inclk0(iCLK_50), //50MHz，晶振时钟.c0(iCLK_166), //166MHz,SDRAM控制器时钟.c1(oDRAM0_CLK),//166MHz，90度相位偏移，SDRAM0时钟.c2(oDRAM1_CLK) //166MHz，90度相位偏移，SDRAM1时钟);d) 生成时钟（Generated clocks）PLL生成的时钟，可以通过derive_pll_clocks命令让软件自动生成PLL输出的时钟的时序约束。2、输入约束从SDRAM输入的DQ数据set_input_delay -add_delay -clock [get_clocks {IMFIFO_CTL:IMFIFO_CTL|SDRAM_PLL:sdram_pll|altpll:altpll_component|_clk0}] 0.500 [get_ports {DRAM0_DQ[0]}]3、输出约束从FPGA输出到SDRAM的数据DQ以及控制信号。set_output_delay -add_delay -clock [get_clocks {SDRAM0_CLK}] 0.500 [get_ports {DRAM0_DQ[0]}]4、设置错误路径set_false_path -from [get_keepers {*rdptr_g*}] -to [get_keepers {*ws_dgrp|dffpipe_rd9:dffpipe15|dffe16a*}]set_false_path -from [get_keepers {*delayed_wrptr_g*}] -to [get_keepers {*rs_dgwp|dffpipe_qd9:dffpipe12|dffe13a*}]系统工作流程：所有模块复位。2、SDRAM开始工作。初始化、所有bank预充电、自刷新、加载模式寄存器。大概200us。然后开识读FLASH中压缩系数，转成32bit数据后写入SDRAM中。写地址的范围为：524288 ～ 777984。压缩预畸变系数写完之后，使能视频信号输入模块，开始往SDRAM写视频数据。同时也使能解压模块，开始解压畸变系数，提前解压一行的预畸变系数。写视频数据的地址范围为：0 ～ 327680。缓存半帧图像数据后，使其它模块工作，读取解压后的预畸变系数，判断是否命中CACHE，读取CACHE中的四邻域像素进行插值运算，VGA输出显示。异步复位信号的产生（Reset_ctl模块）时钟域108MHz一共产生四个复位信号（单bit信号）：Rst0_n：用于SDRAM的复位。Rst1_n：用于SDRAM的初始化延时。Rst2_n: 用于写压缩预畸变系数的延时。Rst3_n: 用于写视频半帧视频图像数据的延时。复位信号和SDRAM控制器之间产生异步路径建立时间违规：恢复时间违规：多bit信号跨时钟域的处理：时钟域从108MHz到166MHz。写SDRAM时有个地址的切换。写压缩预畸变系数时起始地址和终止地址范围为：24’d524288 ～ 24’d778112。写完预畸变系数之后，开始写图像数据，地址范围为：24’d0 ～ 24’d327680。