分频器的VHDL设计..docVIP

洛阳理工学院实验报告 系部 计算机与信息工程系 班级 学号 姓名 课程名称 PLD原理与应用 实验日期 2012.11.12 实验名称 实验四 分频器的VHDL设计 成绩 实验目的： 1、练习应用QUARTUSⅡ开发环境 2、练习文件的建立，改编，编程，调试，修改，仿真。 3、学会设计奇数、偶数、半整数分频器。 实验条件： 装有QUARTUSⅡ软件的电脑 实验内容与步骤： 实验内容： 练习占空比为50%的任意奇数次分频半整数分频偶数次分频。 实验步骤： 1：建立工作文件夹和编译设计文件。 新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名CNT10。 输入源程序。打开QUARTUSⅡ，选择File-New命令。在新建窗口中的Design File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译 奇数次分频： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC;K_OR,K1,K2: OUT STD_LOGIC); END; ARCHITECTURE BHV OF CNT10 IS SIGNAL C1,C2: