数字秒表实验报告..docxVIP

数字秒表 一、实验目的 1、理解计时器的原理与Verilog/VHDL 的编程方法； 2、掌握多模块设计及层次设计的方法。 二、实验原理 秒计时器是由计数器和译码器、显示器组成，其核心是计数器与译码器。60 秒计时器可由二个计数器分别完成：个位为十进制计数器，十位为 6 进制计数。 个位计数器的计数信号由实验开发板上主频20MHZ分频产生的1Hz 时钟信号提供, 十位计数器的计数信号由个位的进位信号提供。然后由译码器对计数结果进行译码，送LED 数码管进行显示。 Clr为清零， se t为开始。三、源程序十进制计数器：module CNT10(clr,clk,ena,q,cout); input clr,clk,ena; output[3:0] q; output cout; reg[3:0] q; reg cout; always @(posedge clk or posedge clr) begin if(clr) begin q=4b0000;cout=0;end else if(ena) if(q==4b1001) begin q=4b0000;cout=1;end else begin q=q+1;cout=0;end endendmodule六进制计数器：module CNT6(clr,clk,ena,q,cout); input clr