第7章_有限状态机设计与LPM应用.ppt

接上页 SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); --设定内部节点作为地址计数器 BEGIN PROCESS(CLK ) --LPM_ROM地址发生器进程 BEGIN IF CLKEVENT AND CLK = 1 THEN Q1=Q1+1; END IF;--Q1作为地址发生器计数器 END PROCESS; u1 : SINDATA PORT MAP(address=Q1, q = DOUT,inclock=CLK);--例化 END; 7.6.5 编辑定制LPM_FIFO模块 图7-28 选择FIFO数据位宽为8，深度为512 7.6 LPM模块的VHDL文本方式调用 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-29 7-19 fifo端口设置 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-30 选择Area优化方式和EAB构建 7.6.5 编辑定制LPM_FIFO模块 7.6 LPM模块的VHDL文本方式调用 图7-31单击“Finish”后完