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Verilog HDL入门 黄秋萍 苏州大学 电子信息学院 2011年8月 两点建议 参考书目 前言 Verilog HDL 作用 :数字设计的建模和仿真 Verilog HDL : 1995年成为IEEE标准 VHDL：1987年成为IEEE标准 Verilog HDL与VHDL区别 VHDL(VHSIC Hardware Description Language) VHSIC(Very High Speed Integrated Circuit) 自顶向下(Top-Down)设计思想 用Top-Down设计方法为RISC-CPU划分模块 HDL设计流程图 3-8译码器真值表 3-8译码器符号图 3-8译码器状态方程 3-8译码器逻辑图 3-8译码器波形图 3-8译码器 verilog HDL结构描述 3-8译码器 verilog HDL数据流描述 3-8译码器 verilog HDL行为描述 3-8译码器波形图 3-8译码器VHDL参考程序 3-8译码器VHDL参考程序 第1章 简介 1.1 什么是Verilog HDL ? 三种主要建模方式 行为 数据流 结构 1.2 历史 1.3 主要能力 Verilog HDL有两类数据类型:线网和寄存器 线网:表示器件间的物理连线 寄存器:数据存储元件 第1章作业 P 4 3,7, 8, 9, 10. 第2章 入门指南 2.1 模块 半加器仿真波形 2.2 延时 编译指令：将时间单位与实际时间相关联. `timescale 1ns/100ps 时间单位： 1ns 时间精度： 100ps 2.3 数据流风格的描述 建模语句 连续赋值语句： assign assign 线网=表达式； 表达式：操作数和操作符 符号图 仿真波形 2.4 行为风格的描述 建模语句 过程语句： initial always initial ：只执行一次, always ：重复执行 仿真波形 2.4行为风格的描述 initial语句的示例 initial语句的仿真波形 2.5 结构风格的描述 1）内置门原语（在门级） 2）开关级原语（在晶体管级） 3）用户定义的原语（在门级） 4）模块实例（创建层次结构） 2.6 混合设计风格的描述 1位全加器示例 2.7设计的仿真 2.7设计的仿真 下面是仿真产生的输出 PA, PB, PCi=000:: PCo ,PSum=00 PA, PB, PCi=001:: PCo ,PSum=01 PA, PB, PCi=010 :: PCo ,PSum=01 PA, PB, PCi=011 :: PCo ,PSum=10 PA, PB, PCi=100 :: PCo ,PSum=01 PA, PB, PCi=101 :: PCo ,PSum=10 PA, PB, PCi=110 :: PCo ,PSum=10 PA, PB, PCi=111 :: PCo ,PSum=11 Simulation stopped at 50ns. 1位全加器仿真波形 2.7设计的仿真 下面是仿真产生的输出 At time 0,TR =0, TS =0, TQ =x, TQb =x At time 10,TR =0, TS =0, TQ =1, TQb =1 At time 50,TR =0, TS =1, TQ =1, TQb =1 At time 60,TR =0, TS =1, TQ =1, TQb =0 At time 100,TR =1, TS =0, TQ =1, TQb =0 At time 110,TR =1, TS =0, TQ =1, TQb =1 At time 120,TR =1, TS =0, TQ =0, TQb =1 At time 150,TR =0, TS =1, TQ =0, TQb =1 At time 160,TR =0, TS =1, TQ =1, TQb =1 At time 170,TR =0, TS =1, TQ =1, TQb =0 At time 200,TR =0, TS