过程赋值语句.pptVIP

6.6 Verilog HDL行为级建模 5. 事件控制 always后面紧跟着“事件控制表达式”。逻辑电路中的敏感事件通常有两种类型：电平敏感事件和边沿触发事件。 在组合逻辑电路和锁存器中，输入信号电平的变化通常会导致输出信号变化，在Verilog HDL中，将这种输入信号的电平变化称为电平敏感事件。 在同步时序逻辑电路中，触发器状态的变化仅仅发生在时钟脉冲的上升沿或下降沿，Verilog HDL中用关键词posedge（上升沿）和negedge（下降沿）进行说明，这就是边沿触发事件。 在always语句内部的过程赋值语句有两种类型： 阻塞型赋值语句（Blocking Assignment Statement） 非阻塞型赋值语句（Non-Blocking Assignment Statement） * 6.6.1 行为级建模基础 6.6.2 触发器与移位寄存器的行为级建模 6.6.3 计数器的行为级建模 6.6.4 状态图的行为级建模 6.6 Verilog HDL行为级建模 行为级建模就是描述数字逻辑电路的功能和算法。 在Verilog中，行为级描述主要使用由关键词initial或always定义的两种结构类型的语句。一个模块的内部可以包含多个initial或always语句。 initial语句是一条初始化语句，仅执行一次，经常用于测试模块中，对激励信号进行描述