西工大数字集成电路实验报告数集实验4.docxVIP

实验课五 时序逻辑下图是一种用于AMD-K6处理器的脉冲寄存器。 VDD=2.5V，反相器的延迟TPinv=40Ps，回答下面的问题：画出节点CLK，CLKd，X和Q两个时钟周期内的波形，其中输入D在一个周期中为0，在另一个周期中为1。考察这个寄存器的建立时间和保持时间。对该电路进行仿真，所有管子的初始尺寸可以设定为：NMOS：W/L=0.5um/0.5umPMOS：W/L=1.8um/0.5 um通过观察关键点的波形，更改某些管子的尺寸，使电路能够正常工作。贴出正常工作时两个时钟周期的波形。其中D 在一个周期为0，一个周期为1。施加激励可参考：Vclk CLK 0 pwl(0 0 0.3n 0 0.4n 2.5 0.7n 2.5 0.8n 0 R )VinD D 0 pwl(0 0 800p 0 900p 2.5)注意，在SP文件中加入初始状态描述.ic V(Q)=0 V(x)=2.5 V(CLKD)=0.tran 0.001n 2n UIC解: 1、2、建立时间：0 维持时间：三个反相器的时间 3*40=120ps3、代码:*SEVEN INPUT NAND.TITLE REGISTER*--------------------------------------------------- * SIM OPTIONS*---------------------------------------------------.options post acct probe.options tnom=25.options ITL5=0.OPTIONS ingold=2 limpts=30000 method=gear.OPTIONS lvltim=2 imax=20 gmindc=1.0e-12*--------------------------------------------------- .protect.lib C:\Program Files\synopsys\ cmos25_level49.lib TT.unprotect*-------------------------------------------------*netlist.global vdd.SUBCKT INV1 IN OUT Wn=0.25u Wp=0.5uMn out in 0 0 NMOS W=Wn L=0.5UMp out in vdd vdd PMOS W=Wp L=0.5U.ENDS INV1.SUBCKT INV2 IN OUT Wn=0.25u Wp=0.5uMn out in 0 0 NMOS W=Wn L=0.25UMp out in vdd vdd PMOS W=Wp L=0.25U.ENDS INV2*----------------------------------------------------M1 X CLK VDD VDD PMOS W=0.5u L=0.25uM2 X D VDD VDD PMOS W=0.5u L=0.25uM3 X CLKD VDD VDD PMOS W=0.5u L=0.25uM4 Q1 X VDD VDD PMOS W=0.5u L=0.25uM5 X CLK 1 GND NMOS W=0.25u L=0.25uM6 1 D 2 GND NMOS W=0.25u L=0.25uM7 2 CLKD GND GND NMOS W=0.25u L=0.25uM8 Q1 CLK 3 GND NMOS W=0.25u L=0.25uM9 3 X 4 GND NMOS W=0.25u L=0.25uM10 4 CLKD GND GND NMOS W=0.25u L=0.25u*-------------------------------------------XINV1 CLK 5 INV1 WN=0.25u WP=0.5uXINV2 5 6 INV1 WN=0.25u WP=0.5uXINV3 6 CLKD INV1 WN=0.25u WP=0.5uXINV4 Q1 Q0 INV2 WN=0.25u WP=0.5uXINV5 Q0 Q1 INV2 WN=0.25u WP=0.5u*-------------------------------------------------* Power supply.ic V(Q1)=0 V(X)=2.5 V(CLKD)=0VDD VDD 0 2.5VGND GND 0 0*-------------------------------------------------*INPUTVc