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Verilog 运算符 移位运算符（, ） 实现对操作数的左移/右移操作 语法： 操作数 （）移位次数 两个操作数，分布于操作符两侧 左侧操作数为要执行移位操作的数 右侧操作数为移位的次数 移位产生的空位补0 条件操作符 根据条件表达式的值执行不同的表达式 语法： cond_expr? expr1:expr2; cond_expr结果为真，则执行expr1，反之执行expr2。 Verilog 运算符 规约运算符（, ~, |, ~|, ^, ~^） 此类运算符的操作数只有1个，结果只有1位 ：如果操作数含有0位，则结果为0；如果含有x或z位，则结果为x；否则为1； ~：与相反 | ：如果操作数含有1位，则结果为1；如果含有x或z位，则结果为x；否则为0 ~|：与 | 相反 ^：如果操作数含有x或z位，则结果为x；如果含有偶数个1，则结果为0；否则结果为1 ~|：与^相反 如： A=‘b0110; 则 A=? |A=? ^A=? Verilog 运算符 连接运算符{ , , , …, } 将位于大括号{}中的两个或两个以上的用逗号,分隔的表达式进行按位拼接，得到一个长表达式 语法： {expr1, expr2, expr3, …, exprN} 如，设： wire [7:0] Dbus; wire [11:0] Abus; 则 assign Dbus[7:4]={Dbus