Verilog语句演示文件修改版.pptVIP

任务与函数的比较 6.8 顺序执行与并发执行 两个或更多个“always”过程块、“assign”持续赋值语句、实例元件调用等操作都是同时执行的。 在“always”模块内部，其语句如果是非阻塞赋值，也是并发执行的；而如果是阻塞赋值，则语句是按照指定的顺序执行的，语句的书写顺序对程序的执行结果有着直接的影响。 顺序执行的例子 顺序执行模块1 module serial1(q,a,clk); output q,a; input clk; reg q,a; always @(posedge clk) begin q=~q; a=~q; end endmodule 顺序执行模块2 module serial2(q,a,clk); output q,a; input clk; reg q,a; always@(posedge clk) begin a=~q; q=~q; end endmodule 顺序执行 顺序执行模块1仿真波形图 顺序执行模块2仿真波形图 顺序执行模块1综合结果 顺序执行模块2综合结果 思考与练习 6.1 试编写求补码的Verilog程序，输入是带符号的8位二进制数。 6.2 试编写两个四位二进制数相减的Verilog程序。 6.3 有一个比较电路，当输入的一位8421B