VHDL和VerilogHDL的区别.doc

VHDL与VerlogHDL的不同点 序号 VHDL Verilog 1 文件的扩展名不一样 .VHD .v 2 结构不一样 包含库、实体、结构体 Entity 实体名 is Port（端口说明） End 实体名； Architecture 结构体名 of实体名 is 说明部分 Begin 赋值语句； 元件语句； 进程语句等； End 结构体名； 模块结构（module………endmodule） module 模块名（端口列表）； 输入/输出端口说明； 变量类型说明； assign 语句（连续赋值语句）； 元件例化语句； always@(敏感列表) begin …… end endmodule 其中assign语句、元件例化语句、always语句的顺序可以更换。 3 对库文件的要求不一样 须有相应的库或程序包支持，实体间调用子程序调用，需要将子程序打成程序包 没有专门的库文件（只有基本门的库），模块可以通过例化直接调用，不需要打成程序包。 4 端口定义的地方不一样 在实体中定义 在module的模块名后面先列出端口列表，再在模块中用input，output等定义。 5 端口定义方式不一样 端口名[, 端口名] : 方向 数据类型名[Default Value]; 如Q : inout std_logic_vector(31 downto 0); 端口类型 端口1，端口2，端口3，…； 如：inout [31:0] Q； 6 端口定义类型不一样 有in，out，inout，buffer四种 有input，output，inout三种 7 内部信号声明不一样 在结构体中声明，有些局部变量还可在进程中声明 在端口定义后进行声明内部变量 8 数据默认值默认值为本类型的最小非负值(某个类型的范围是以0为对称的) wire类型默认值为z，reg类型默认值为x； parameter 常量名1 = 表达式，常量名2 = 表达式，…，常量名n = 表达式； 12 常量表示不一样 用双引号，如 B“01110” 位宽’进制符号数字 8’ 13 数组定义方式不一样 如定义4位数组A A(3 DOWNTO 0) 或者A(0 TO 3) 如定义4位数组A A[3:0]或者A[0:3] 14 下标名表示不一样 用小括号表示，如a（0） 用中括号表示，如a[0] 15 数据对象不一样，且两者变量的含义不一样 常量、变量、信号， 变量是一个局部量，只能在进程和子程序中使用。变量的赋值是一种理想化的数据传输，是立即发生，不存在任何延时的行为。 信号是描述硬件系统的基本数据对象，它类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。 数据对象没有默认 常量、变量 变量是在程序运行时其值可以改变的量。 变量默认为wire型 16 变量定义的格式不一样 VARIABLE 变量名：数据类型:=初始值； 数据类型 [位宽] 变量1，变量2，…，变量n； 17 数据类型不一样 有布尔(BOOLEAN)数据类型、位(BIT)数据类型、位矢量(BIT_VECTOR)数据类型、标准逻辑位STD_LOGIC数据类型、标准逻辑矢量(STD_LOGIC_VECTOR)数据类型等。VHDL的数据类型比较复杂 wire、tri、reg、interger、real、tme型，主要是wire和reg型，比较简单。 18 赋值不一样 按数据对象赋值分，变量赋值用“：=”，信号赋值用“=” 按语句的执行情况分，assign语句或阻塞语句用“=”赋值，非阻塞语句用“=” 19 赋值要求不一样 强类型语言，不同类型和宽度的数据之间不能运算和赋值，需要调用库包来完成转换；A:in STD_LOGIC_VECTOR(2 DOWNTO 0); B:in STD_LOGIC_VECTOR(2 DOWNTO 0); C:out STD_LOGIC_VECTOR(3 DOWNTO 0) 则C=A OR B;会出错 不是强类型语言，可以自动完成不同类型数据的运算与赋值；input[2:0] a; input[2:0]b; output[3:0] c; assign c=a|b; 语法不会出错 20 操作符不一样 逻辑操作符(Logica Operator)、关系操作符(Relationa Operator)、算术操作符(Arithmetic Operator)和符号操作符(Sign Operator) 没有缩减操作符 没有三目的条件操作符 操作符比较丰富，有算术操作符、逻辑操作符、位运算、关系操作符、等式操作符、 缩减操作符、转移操作符、条件操作符、位并接操作符 21 条件中，等于判