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多核处理器的产生原因及现状 计算机科学与技术 杜立明 200926100406 多内核（multicore chips）是指在一枚处理器芯片（chip）中集成两个或多个完整的计算引擎(内核)。多核技术的开发源于工程师们认识到，仅仅提高单核芯片(one chip)的速度会产生过多热量且无法带来相应的性能改善。 一、为什么要发展多核 为什么不能用单核的设计达到用户对处理器性能不断提高的要求呢？答案是功耗问题限制了单核处理器不断提高性能的发展途径。 作为计算机核心的处理器就是将输入的数字化的数据和信息，进行加工和处理，然后将结果输出。假定计算机的其他子系统不存在瓶颈的话，那么影响计算机性能高低的核心部件就是处理器。反映在指令上就是处理器执行指令的效率。 　　处理器性能 = 主频 x IPC 从上面的公式可以看出，衡量处理器性能的主要指标是每个时钟周期内可以执行的指令数(IPC: Instruction Per Clock)和处理器的主频。 因此，提高处理器性能就是两个途径：提高主频和提高每个时钟周期内执行的指令数(IPC)。处理器微架构的变化可以改变IPC，效率更高的微架构可以提高IPC从而提高处理器的性能。但是，对于同一代的架构，改良架构来提高IPC的幅度是非常有限的，所以在单核处理器时代通过提高处理器的主频来提高性能就成了唯一的手段。 不幸的是，给处理器提高主频不是没有止境的，从下面的推导中可以看出，处理器的功耗和处理器内部的电流、电压的平方和主频成正比，而主频和电压成正比。 即：处理器功耗 ∝ 电流x 电压2x 主频 主频 ∝ 电压 　　则：处理器功耗 ∝ 主频3 如果通过提高主频来提高处理器的性能，就会使处理器的功耗以指数(三次方)而非线性(一次方)的速度急剧上升，很快就会触及所谓的“频率的墙”(frequency wall)。过快的能耗上升，使得业界的多数厂商寻找另外一个提高处理器性能的因子，提高IPC。 提高IPC可以通过提高指令执行的并行度来实现，而提高并行度有两种途径：一是提高处理器微架构的并行度；二是采用多核架构。 在采用同样的微架构的情况下，为了达到处理器IPC的目的，我们可以采用多核的方法，同时有效地控制功耗的急剧上升。 因为：处理器功耗 ∝ 电流x 电压2x 主频 IPC ∝ 电流 所以：处理器功耗 ∝ IPC 由单核处理器增加到双核处理器，如果主频不变的话，IPC理论上可以提高一倍，功耗理论上也就最多提高一倍，因为功耗的增加是线性的。而实际情况是，双核处理器性能达到单核处理器同等性能的时候，前者的主频可以更低，因此功耗的下降也是指数方(三次方)下降的。反映到产品中就是双核处理器的起跳主频可以比单核处理器更低，性能更好。 由此可见，将来处理器发展的趋势是：为了达到更高的性能，在采用相同微架构的情况下，可以增加处理器的内核数量同时维持较低的主频。这样设计的效果是，更多的并行提高IPC，较低的主频有效地控制了功耗的上升。 二、多核处理器的出现是技术发展的必然 上世纪八九十年代以来，推动微处理器性能不断提高的因素主要有两个：半导体工艺技术的飞速进步和体系结构的不断发展。半导体工艺技术的每一次进步都为微处理器体系结构的研究提出了新的问题，开辟了新的领域；体系结构的进展又在半导体工艺技术发展的基础上进一步提高了微处理器的性能。这两个因素是相互影响，相互促进的。一般说来， 工艺和电路技术的发展使得处理器性能提高约20倍，体系结构的发展使得处理器性能提高约4倍，编译技术的发展使得处理器性能提高约1.4倍。但这种规律性的东西却很难维持。多核的出现是技术发展和应用需求的必然产物。这主要基于以下事实： 　　1.晶体管时代即将到来 　　根据摩尔定律，微处理器的速度以及单片集成度每18个月就会翻一番。晶体管的制造工艺以惊人的速度在发展，45nm工艺的微处理器已经批量生产，芯片上集成的晶体管数目超过10亿个。因此，体系结构的研究又遇到新的问题：如何有效地利用数目众多的晶体管？多核通过在一个芯片上集成多个简单的处理器核充分利用这些晶体管资源，发挥其最大的能效。 　　2．门延迟逐渐缩短，而全局连线延迟却不断加长 　　随着VLSI工艺技术的发展，晶体管特征尺寸不断缩小，使得晶体管门延迟不断减少，但互连线延迟却不断变大。当芯片的制造工艺达到0.18微米甚至更小时，线延迟已经超过门延迟，成为限制电路性能提高的主要因素。在这种情况下，由于CMP(单芯片多处理器)的分布式结构中全局信号较少，与集中式结构的超标量处理器结构相比，在克服线延迟影响方面更具优势。 　　3．符合Pollack规则 　　按照Pollack规则，处理器性能的提升与其复杂性的平方根成正比。 如果一个处理器的硬件逻辑提高一倍，至多能提高性能40％