数字电路实验十.pptVIP

74ls83 * 实验十 移位寄存和串行累加 实验原理 数据的存储和移动是对数字信号的一种常见操作，能实现这种操作的器件有数据寄存器和移位寄存器，它们同计数器一样是数字电路中不可缺少的时序逻辑器件。 数据寄存器一般有两种结构类型，一类是由多个钟控D锁存器组成的，另一类是由多个钟控D触发器组成的，数据寄存器数据输入输出都是并行的。移位寄存器的结构也是由多个触发器级联的，其数据不仅可以存储，还可以左移或右移。移位寄存器的数据输入和输出有串行和并行之分，数据的移动受公共时钟信号的控制。 触发器具有存储信息的功能，利用这一特点，将四D触发器74175链型连接，构成一个四位的串行移位寄存器。一个时钟脉冲可以将数据向右或者向左移动一位，经过四个时钟脉冲，就可以将一个四位二进制数存储在74175构成的寄存器中，74175管脚图如图10-1所示，构成的移位寄存器逻辑图如图10-2所示。 图10-1 74175构成四位移位寄存器 图10-1 四D触发器74175管脚图 74194是一个双向移位寄存器，并且可以并行输入，其管脚图如图10-3所示。其中A~D为并行输入端，QA~QD为并行输出端，CLOCK为时钟输入端，CLEAR为异步清零端，SHIFT RIGHT SERIAL INPUT为串行右移输入端，SHIFT LEFT SERIAL INPUT为串行左移输入端，S0、S1为工作模式控制端，通过设置S0和S1，可以使其工作在保持（S0=0，S1=0）、串行左移（S0=0，S1=1）、串行右移（S0=1，S1=0）或并行（S0=1，S1=1）输入输出状态。 图10-3 74194管脚图 图10-4 74194内部逻辑图 串行累加电路结构简单，运算由低位开始，两个最低位相加产生和与进位，当次低位相加时要考虑最低位的进位，所以用D触发器7474来存放进位数，全加器电路如图10-5所示。 利用74175构成的移位寄存器和74194作两个四位的移位寄存器，经过全加器将两个寄存器连接起来构成一个系统，数据先进入低四位寄存器，然后经加法器和高四位（为0）相加后进入高四位，这时候低四位存储了新的四位二进制数，经过四个时钟脉冲后，和高四位的四位二进制数相加，并将结果存储在高四位寄存器中。 图10-5 全加器逻辑图 实验内容 1、将四D触发器74175连接成串行移位寄存器，并调试其正常工作。 2、熟悉双向移位寄存器74194的功能，并调试使其正常工作。 3、搭建全加器电路，并将进位寄存器7474添加进来，调试电路使其可以正常工作。 4、将移位寄存器和全加器连接起来构成一个移位寄存和串行累加系统，调试电路使其可以正常工作。 5、完成1010+0011=1101的加法运算。 *