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练习三 利用条件语句实现计数分频时序电路 实验目的： 掌握条件语句在简单时序模块设计中的使用； 学习在Verilog模块中应用计数器； 学习测试模块的编写、综合和不同层次的仿真。 实验理论： 实验用到Verilog HDL提供的条件语句供分支判断，以描述较复杂的时序关系。在可综合风格的Verilog HDL模型中，常用的条件语句有if-else和case-endcase两种结构。两者相比，if-else用于不是很复杂的分支关系，实际编写可综合风格的模块，特别是用状态机构成的模块时，更常用的是case-endcase风格的代码。在多重 if 嵌套语句中，else 与前面最近的 if 相对应（即与前面最近的 if 组成一对 if-else 语句。为确保程序的可读性和语句的对应性，请使用 begin…end 块语句。 下面给出的范例也是一个可综合风格的分频器，可将10MB的时钟分频为500KB的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，对于实现占空比为分频，首先进行上升沿触发进行模计数，计数从零开始，到进行输出时钟翻转，然后经过再次进行翻转得到一个占空比非分频时钟。再者同时进行下降沿触发的模计数，到和上升沿过时，输出时钟再次翻转生成占空比非分频时钟。两个占空比非分频时钟相或运算，得到占空比为分频时钟。 fdivision.v--------------