verilog的仿真问题.docVIP

你好，我们在做verilog仿真时遇到了一些问题，希望你能帮我们看看。下面我就简要的说说什么问题啊！ 就是如下所示的原理图：电路主要由一个DIV8分频的模块、一个DIV2分频的模块和外部一些控制的信号模块组成，使得这两个分频模块能够正常工作，从而实现电路的计数功能（当CLK_AFTER_DIV输入端输入时钟脉冲数为256时，OUT端输出一个高电平）。 INPUT的端口有： CLK_32.768：时钟信号，上升有效。 CLK_AFTER_DIV：分频模块出来的时钟信号，作为DIV8的时钟信号。 HOLD：DIV8的控制端口，低电平有效，高电平则保持上一个状态。 IN7：控制端口，高电平有效。 IN8：控制端口，低电平有效。 IN9：控制端口，低电平有效。 S_0：控制端口，低电平有效。 CON：控制端口，高电平有效。 CLR_0 ：清0端口，低电平有效。 OUTPUT的端口有： OUT：计数器的输出端口。 用spectre仿真得到的结果如下： 仿真结果描述如下： 当IN7=CON=1，IN8=IN9=HOLD=S_0=0的时候才能使得DIV8_BLOCK的SET2_0置1、SET3_1置0及才能实现计数功能。如果其中有一个条件不能满足的话，都不可能实现计数功能。 当CLK_AFTER_DIV输入端输入时钟脉冲数为256时，OUT端输出一个高电平。 我们的问题是：如