第5章 时序逻辑电路要点.ppt

第5章 时序逻辑电路 5.1 概述 二、时序电路的一般结构形式与功能描述方法 三、时序电路的分类 5.2 时序逻辑电路的分析方法 5.3 若干常用的时序逻辑电路 二、移位寄存器 器件实例：74LS 194A 移位寄存器的应用 5.3.2 计数器 5.3.2 计数器 （6）状态转换图 器件实例：74161 器件实例：74160 三、☆任意进制计数器的构 成 方 法 （一） M N 1、异步置零法 异步置零的改进电路 2、置数法 （二） M N 的情况 例5.3.3： 例5.3.4：用74160接成二十九进制 四、移位寄存器型计数器 五、计数器应用实例 5.4 时序逻辑电路的设计方法 三、状态分配（编码） 本章习题 设计译码器试验电路 1.实验内容： 指导书2.5 译码器和7段字符显示器 2.实验地点： 实验楼3号楼 3.实验时间： 周六下午 4.分 组： 001～050# 2:00～3:30 050～105# 3:30～5:00 105～160# 5:00～6:30 本周实验 2.逻辑表达式： 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 CO Si Ci Bi Ai 1.全加器真值表 试用一个3线8线译码器（74138）和四输入端与非门（7420）构成一个一位二进制全加器. 解： 3.变换表达式以适合器件74138的表达式. 4.画电路图。 ? 计数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持(包括C) 1 0 1 1 X 预置（同步） X X 0 1 置 0（异步） X X X 0 X 工作状态 ET EP LD RD CP 图5.3.22同步十进制加法计数器 tpd tpd 1、异步二进制计数器 构成（以三位为例） 时序图 计数状态 （在时序图上读） 1J C1 1K 1J C1 1K 1J C1 1K 1 FF0 FF1 FF2 CP0 CP1 CP2 Q0 Q1 Q2 0 CP0 t 0 Q0 t 0 Q1 t 0 Q2 t 1 2 3 4 5 6 7 8 (CP1) (CP2) tpd 二、异步计数器 （关于“分频”的概念） 0 0 0 0 0 1 1 1 1 CP各自独立 功能说明（表1） CP输入端 进制 输出状态 分频端 CP0 Q0 二 0、1 Q0为二分频端 CP1 Q3Q2Q1 五 000~100 Q3为五分频端 CP1 Q3Q2Q1Q0 十 0000~1001 Q3为十分频端 且Q0与CP1相连 输出端 S91 S92 R01 R02 CP1 CP0 Q0 Q1 Q2 Q3 S 1J C1 1K R ≥1 1J C1 1K R ≥1 1J C1 1K R FF0 FF1 FF2 FF3 S 1J C1 1K R 3、异步二—五—十进制计数74LS290 P—259图5.3.32 功能说明 异步置0端 RO1 RO2 异步置9端 S91 S92 功能说明 1 1 X 0 1 1 0 1 置 0 0 X 1 1 X 0 1 1 置 9 0 0 0 0 计 数 （表2） 框图符号 CP0 CP1 Q3 Q2 Q1 Q0 R01 R02 S92 S91 74LS290 用作十进制时的连线 CP0 CP1 Q3 Q2 Q1 Q0 R01 R02 S92 S91 74LS290 N进制 M进制 用已有的N进制芯片，组成M进制计数器，是常用的方法。 一块即可 两块以上 原理：计数循环过程中设法跳过N－M个状态。 置零法 置数法 过渡状态 例5.3.2：将十进制的74160接成六进制计数器 设计思路： 连线图 状态转换图 （Q3Q2Q1Q0 / Y） 进位输出 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 /0 /0 /0 /0 /0 /1 C 1 Q3 Q2 Q1 Q0 C CP EP ET 74LS160 RD LD D3 D2 D1 D0 1010 1011 1110 1111 1100 1101 异步置零法例题 计 数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持(包括C) 1 0 1 1