3.2 常用组合逻辑功能部件.ppt

* * 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 三、 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 加法器的级连 集成4位超前 进位加法器 四、加法器的应用 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 C0＝0时，B?0=B，电路执行A+B运算；当C0＝1时，B?1=B，电路执行A－B=A+B运算。 注：n为数码的位数 A反=2n-1-A原 A补= A反+1= 2n-A原 即 -A原=A补-2n A原-B原= A原+B补-2n ＝A原+ B反+1 -2n 4选1数据选择器 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 3.２.4 数据选择器 逻辑图 集成双4选1数据选择器74LS153 选通控制端 为低电平有效，即 时芯片被选中，处于工作状态； 时芯片被禁止，Y=0。 集成8选1数据选择器74LS151 74LS151的真值表 数据选择器的扩展 用数据选择器实现逻辑函数 基本原理 数据选择器的主要特点： （1）具有标准与或表达式的形式。即： （2）提供了地址变量的全部最小项。 （3）一般情况下，Di可以当作一个变量处理。 　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 基本步骤 确定数据选择器 确定地址变量 例：试用选用4选1数据选择器74LS153实现函数： 逻辑函数 画卡诺图 求出Di 画连线图 D1 A1=B、A0=C D0 D3 D2 选用8选1数据选择器74LS151实现函数： 练习 1路-4路数据分配器 由地址码决定将输入数据Ｄ送给哪１路输出。 真值表 逻辑表达式 地址变量 输入数据 3.２.5 数据分配器 逻辑图 集成数据分配器及其应用 集成数据分配器 把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。 由74LS138构成的1路-8路数据分配器 数据输入端 地址输入端 数据分配器的应用 数据分配器和数据选择器一起构成数据分时传送系统 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 1位数值比较器 设A＞B时FAB＝1；A＜B时FAB＝1；A＝B时FA=B＝1。得1位数值比较器的真值表。 3.2.6 数值比较器 逻辑表达式 逻辑图 4位数值比较器 集成数值比较器 串联扩展 最低4位的级联输入端IAB、 IAB 和IA=B 必须预先分别预置为0、0、1。 并联扩展 * * * * * * 一、二进制编码器 3位二进制编码器 输入8个互斥的信号 输出3位二进制代码 用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。 真值表 3.2.1 编码器 3.2 常用组合逻辑功能部件 逻辑表达式 逻辑图 二、 二-十进制编码器 8421 BCD码编码器 输入10个互斥的数码输出4位二进制代码 真值表 逻辑表达式 逻辑图 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。 设A7的优先级别最高，A6次之，依此类推，A0最低。 真值表 三、优先编码器 逻辑表达式 逻辑图 8线-3线优先编码器 集成3位二进制优先编码器74LS148 输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效 为使能输入端，低电平有效。 为使能输出端，通常接到低位芯片的 端。 和 配合可以实现多级编码器之间的优先级别的控制。 为扩展输出端，是控制标志。 表示“电路处于工作状态，且有编码输入信号” 74LS148的扩展：16线-4线优先编码器 集成二-十进制优先编码器74LS147 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 一、二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。 3.2.2 译码器 3位二进制译码器 真值表 输入：3位二进制代码 输出：8个互斥的信号 逻辑表达式 逻辑图 电路特点：与门组成的阵列 集成二进制译码器74LS138 输入：自然二进制码 输出：低电平有效 集