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DDR3记忆体介面的设计挑战 ——DDR3 SDRAM DIMM与FPGA介面的实现方法 编译黄柏辉 摘要 记忆体件无疑会越做越快、容量越来越大、并且每一位（bit）的功耗会越来越低，但是如何设计DDR3 SDRAM DIMM与FPGA的介面呢？DDR3标准规范著重於提升速度、带宽以及降低每bit的功耗，但是它同时也引发了新的设计挑战，除了这些，DDR2 ODT（DDR2片内中断电阻）、斜率衰减（slew rate derating）同样也会增加设计的难度。对DDR3的fly-by电路拓扑要求意味著客户在设计DDR3记忆体的时候必须解决其在PCB板上的资料读取平衡（read leveling）问题。本文内容涉及到建模、仿真和物理布线（physical layout）的实现，这些都必须符合JEDEC规范对终端产品的要求和在PCB上设计DDR3记忆体介面时严格的时序要求。 第425内容 介绍 在设计DDR2 DIMM介面时，开发人员所面临的部分难题可以由DDR3 DIMM结构来缓解，但是即便如此，在使用DDR3 DIMM介面时仍然要克服其他的问题。DDR3比DDR2速度更快，并且使用更低的电源，在兼顾低功耗和高传输速率的同时还要满足严格的杂讯容限（noise margin）和更少的SSN。DDR3 DIMM所采用的fly-by电路结构（汇流排拓扑）减少了并发开关信号的数量，但也导致flight-time（flight-time指的是信号在接收器的输入引脚到驱动器的输出引脚之间的时间差）的偏移，它甚至可能达到DIMM的两个周期。也就是说，DDR3记忆体规范所定义的读/写操作的平衡（leveling）特徵可以让控制器调节每个byte lane的时序来补偿flight time的偏移。 除了要理解DDR3的特徵之外，开发人员还要处理DDR2和DDR3记忆体介面同样存在的问题。在验证复杂的DDR3设计的时候，有效的设计方法要侧重於分析所有类型DRAM的介面和控制器ODT电路；在工艺、电压和温度等变数下，I/O缓冲器处於高速、低度、正常速度工作状态验证设计的可行性；仿真所有储存和控制的读写动作；根据资料和控制器信号波形的斜率或者用户提供的衰减表格（derating table）来调节其建立和保持时间（setup/hold time）。 本文讨论从DDR2到DDR3的移植。首先，解释JEDEC DDR3规范里所提到的读/写平衡特性，然後，再提出一个种方法以更方便的设计和验证DDR3介面，同时讲述怎样设计介面，怎样定义在不同读写周期、不同ODT电路下自动仿真所需要的信号。文中还提出预布局的方法用於改善系统布线工艺。同时解释了为什麽需要斜率衰减（slew rate derating）来满足设定的时序要求，最後，文章讨论怎样确保时序和杂讯容限（noise margin）不受byte lane反射和交叉杂讯的影响。注释Setup/hold time是测试晶片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，资料稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达晶片，这个T就是建立时间Setup time。如不满足setup time，这个资料就不能被这一时钟打入触发器，只有在下一个时钟上升沿，资料才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以後，资料稳定不变的时间。如果hold time不够，资料同样不能被打入触发器。 移植到DDR3 DDR3是最新的DDR SDRAM技术版本，跟它的前个版本相比，它具有独特的优点。前面提到，开发人员在实现DDR2 DIMM介面时面临的问题可以由DDR3 DIMM结构来缓解。DDR3的资料传输速率800~1600Mbps，是DDR2的两倍（400~800Mbps）。DDR3的功耗更低，因为它的电压从1.8V降低到1.5V。另外，DDR3 DIMM还具有更少的装载时间和更少的SSN时间，这得益於它采用了fly-by的电路结构。另外，DDR3 DIMM在其DIMM上所具有的中断电阻被用作指令/位址/控制汇流排，这增加了记忆板块的作用，即去除了外部中断电阻的需要。像DDR2、DDR3具有可编程的ODT用於他的DQS（资料控制信号）的byte lane，也就是说，它能够在读取动作的过程中动态的关闭中断电阻，而在写入动作的时候开启中断电阻。为了充分发挥记忆体的这个特性，设计中期望FPGA也能满足这个功能。 这些突破同时也创造了一些难题，即同时增加性能和降低电压需要更加严格的杂讯容限，而杂讯容限的大小影响著SSN的大小，并且会增加采集资料的误差。选择合适的工具软体本质上就是建立一个具有最小SSN数值的DDR3系统，而具备可调节驱动的FP