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FPGA门级结构及其时序约束与分析基础 几种常见的时序约束的基本概念 1.周期与最高频率：通常指时钟所能达到的最高工作频率。 2.时钟建立时间tsu：指时钟到达前，数据和使能信号已经准备好的最小时间间隔。 3.时钟保持时间th：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间间隔。 4.时钟输出延时tco：指从时钟有效沿到数据有效输出的最大时间间隔。 5.引脚到引脚的延时tpd：信号从输入管脚进来到达输出管脚的最大时间间隔。 6.Slack：是否满足时序的称谓。正的Slack表示满足时序，负的Slack表示不满足时序。 7.时钟偏斜(clock shew)：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。 FPGA优势 FPGA之所以流行，关键在于只要通过合适的编程，它就可以实现任意电路。 相对于VLSI（超大规模集成电路）和MPGA（掩模可编程门阵列）等定制技术，使用标准FPGA有两个重要的优点： 降低一次性费用（NRE） 缩短上市时间 FPGA优势 一般地，生产第一款芯片的一次性费用需要10万到25万美元，相反，只要对FPGA编程就可以实现用户所需的功能，这样用户就不需要支付一次性费用。 这使得FPGA成为中小量产规模电路设计最廉价的实现方法。然而，FPGA也为可编程特性付出了代价。 在MPGA（掩模可编程门阵列）和VSLI中，电路时用金属线互联的，FPGA却一定要通过可编程开关来连接电路，这些开关比金属线的电阻大，从而引入的大量的分布电容和寄生电容。实现同一功能，FPGA面积也要比MPGA大得多（约10倍），速度却是MPGA的1/3。由于FPGA市场竞争激烈，FPGA的供应商正努力寻找更好的结构以获得速度和密度上的优势。 几个时序约束的基本概念 1.周期和最高频率：指时钟的周期和最高工作频率。 2.时钟建立时间：时钟到达前，数据和使能信号已经准备好的最小时间间隔。 3.时钟保持时间：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。 4.时钟输出延时：指时钟有效沿到数据有效输出的最大时间间隔。 5.引脚到引脚的延时：指信号从输入管脚进来，穿过组合逻辑，到达输出管脚的延时。CPLD这一时间固定。 6.时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。 7.Slack称谓。正的Slack表示满足时序，负的Slack表示不满足时序。 设置时序约束的方法 1.通过Assignment/Timing Analysis Settings菜单命令。 2.通过Assignment/Wiards/Tming 菜单命令。 3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。 设置时序约束的方法 1.通过Assignment/Timing Analysis Settings菜单命令。 2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。 3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。 设置时序约束的方法 原则：先全局，后个别。 1.通过Assignment/Timing Analysis Settings菜单命令。 2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。 3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。 设置时序约束的方法 1.通过Assignment/Timing Analysis Settings菜单命令。 2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。 3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。 1.指定全局性时序约束 （1）时序驱动的编译（TDC） Assignments/setting/Fitter Setting 优化内容： 优化时序：修改节点位置处理关键路径 优化保持时间：修改布局布线，满足最小时序和保持时间的要求 优化I/O单元寄存器的放置：将寄存器移动到I/O单元中。 （2）全局时钟设置 条件：设计中只有一个全局时钟。 执行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings （3）全局的I/O时序设置 执行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings （3）时序向导 执行命令：A