同步时序逻辑电路设计.docVIP

综合性、设计性实验报告 姓名＿＿赵菁＿ 学号＿＿ 专业＿通信工程＿ 班级＿＿＿＿ 实验课程名称＿＿《数字电子技术实验》＿＿＿ 指导教师及职称＿＿潘学文 讲师＿＿＿＿＿＿ 开课学期 至＿ 学年＿ ＿学期 上课时间 年 月 日 湖南科技学院教务处编印 设计题目 同步十进制加法计数器 小组合作 是 （ ） 否（ ） 小组成员 1.实验目的： 1．掌握同步时序逻辑电路的设计方法。 2．学会使用触发器设计时序逻辑电路。 3．学习由触发器构成计数器的方法及其逻辑功能的测试方法。 2.实验仪器及器件 1．数字电子技术实验箱 1台 2.器件：与非门74LS04，J-K触发器74LS112，D触发器74LS74。 3.实验内容 应用触发器构成同步十进制加法或减法计数器。 （1）要求用J-K触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 （2）要求用D触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出，其对应转换状态为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 4.设计过程： 利用JK触发器实现同步十进制计数器 J3 K3 J2 K2 J1 K1 J0 K0 0 0 0 0 0 0 0 0 1 0 × 0 × 0 × 1 × 1 0 0 0 1 0 0 1 0 0 × 0 × 1 × × 1 2 0 0 1 0 0 0 1 1 0 × 0 × × 0 1 × 3 0 0 1 1 0 1 0 0 0 × 1 × × 1 × 1 4 0 1 0 0 0 1 0 1 0 × × 0 0 × 1 × 5 0 1 0 1 0 1 1 0 0 × × 0 1 × × 1 6 0 1 1 0 0 1 1 1 0 × × 0 × 0 1 × 7 0 1 1 1 1 0 0 0 1 × × 1 × 1 × 1 8 1 0 0 0 1 0 0 1 × 0 0 × 0 × 1 × 9 1 0 0 1 0 0 0 0 × 1 0 × 0 × × 1 (2) 画出卡诺图，如下所示，化简后，求得各触发器的激励方程。 得到激励信号方程组 画出该计数器的逻辑电路图，如图1.2所示。 （4）检查自启动能力 将触发器的十六种取值组合代入各触发器的状态方程，得到如表9-11所示的状态转移表。根据状态转移表可画出状态转换图， 在CP作用下，计数器的状态Q3n+1Q2n+Q1n+Q0n+按照0000→0001→ … →1001→0000循环，这十个状态称为有效状态。1010、1011、1100、1101、1110、1111六个状态称为无效状态。 74LS74 D触发器与由74LS112 JK触发器设计的计数器有何区别？ 2 试利用74LS74 D触发器或74LS112 JK触发器设计同步十六进制减法计数器？ 实验总结（实验过程中碰到的问题、解决的方法、心得和体会） 通过本次实验，对74ls112 jk触发器有进一步了解，学会了同步时序电路的设计方法，学会了使用触发器设计时序逻辑电路，学习了由触发器构成计数器的方法及其逻辑功能的测试方法。 8．参考文献 [1] 金燕 黄定君编，《数字电子技术基础实验[2] 阎石主编．数字电子技术基础．高等教育出版社，2006 [3]《数字电子技术实验指导书》 指导老师评语及得分： 签名： 年 月 日