标准CMOS工艺集成肖特基二极管设计与实现_英文文献和翻译.docxVIP

我上传了一篇同名的英文原文，因为没办法复制pdf，所以没有整合在一起可以搜索本文件名英文文献标准CMOS工艺集成肖特基二极管设计与实现*李强王俊宇韩益锋闵昊( 复旦大学专用集成电路与系统国家重点实验室, 上海200433 中国)摘要: 提出了一种在标准CMOS工艺上集成肖特基二极管的方法，并通过MPW 在charted 0.35um工艺中实现。为了减小串连电阻, 肖特基的版图采用了交织方法. 对所设计的肖特基二极管进行了实测得到I-V,C-V和S参数。并计算得出所测试肖特基二极管的饱和电流、势垒电压及反向击穿电压. 最后给出了可用于SPICE仿真的模型。关键词: CMOS;肖特基二极管; 集成EEACC: 2560H; 2570D中图分类号: TN311+ .7 文献标识码: A文章编号: 0253-4177( 2005) 02-0238-051 引言肖特基二极管具有开关速度快、低导通电压等诸多优势，由于肖特基二极管具有卓越的高频性能，他们常常被用作能量检查和微波网络电路。人们经常用在n型或p型半导体（砷化镓、碳化硅）上进行金属淀积的方法制作肖特基二极管。肖特基二极管的正偏特性主要由多数载流子决定，而PN结的正偏特性则由少数载流子决定。使肖特基二极管和现代集成电路设计一体化对于提高高频性能和减少集成电路设计的supply voltage有重要意义。 将肖特基二极管集成一体化的过程不是在贸易上可以办到的，它不像monolithically集成CMOS电路一样。肖特基二极管的设计已经介绍过了，我们而将制备CMOS的工艺流程照搬来制作肖特基二极管的话，但却没有得到完美的结果。这篇文章里，我们介绍用一种低成本的没做任何改动的商业制作COMS的标准流程来设计和规划肖特基二极管。这篇文章还提供了肖特基二极管的测量结果和SPICE 模拟仿真模型。2 肖特基二极管的设计和规划本次肖特基二极管的设计由MPW执行，应用规格为0.35μm的CMOS工艺。肖特基二极管的制作流程：首先将一层金属层直接淀积到低掺杂的N型或P型半导体上的一个区域。当着两种不同材料相互接触时，他们性质潜在的不同就会产生势垒差，使得电子不得不从高电势流向低电势。低掺杂半导体区域相连的金属是阳极，而与金属有着欧姆接触的半导体部分是阴极。我们只设计了N型肖特基二极管，图1 展示了铝-硅肖特基二极管的剖面图。 图 1 铝-硅肖特基二极管的剖面图在我们的设计中，在N井的接触区没有P注入的区域，在如图A区域（面积为dd）的接触材料是铝。所以，金属层将和低掺杂的N井直接接触，在接触面形成一个铝-硅肖特基结。因此，制作过程会决定大多数的性能，比如金属的功能、N井的浓度等。我们能控制的只有肖特基二极管A区域的I-V曲线或者其他特性。图2 （a）肖特基二极管版图的剖面图 （b）肖特基二极管的平面图图2给出了设计好的肖特基二极管的版图。为了减少肖特基二极管的一系列的电阻，首先，肖特基接触和欧姆接触之间的距离应该是设计规则能允许的最小值；第二，肖特基二极管的版图设计成插指结构。在肖特基接触下，插指结构的版图比平行连接的一系列电阻要小。3 制造的二极管的测量结果在不同的区域有三种类型插指结构的肖特基二极管通过MPW以当前存在的0.35μm标准的CMOS工艺制作了出来。测量结果如下所示：3.1 I-V特性考虑到串联电阻，肖特基二极管的I-V特性关系可以写成如下形式： V是偏压，IS饱和电流，RS是串联电阻，Vt是开启电压等于kT/q，在理想环境下n用下面公式计算：如果偏压大于3kT/q，式1可被简化成肖特基二极管的势垒高度可以用下面公式来计算其中A*是查理森效应常量。测量得得I-V曲线如图3所示图 3 （a）测得的正偏压I-V曲线；（b） 测得的反偏压I-V曲线 SBD1、SBD2、SBD3区域分别是16、1.6、0.64μm2根据适合的Eq和测量结果，我们就能得到待求的SBDs参数，这些都能通过表一得到。通过表一，很明显地可以看出随着插指数目的增多，串联电阻降低的很明显。图4展示了。一共测量了九十个数据样本（SBD1，SBD2，SBD3每组30个）。SBD的势垒势垒电压时0.44eV。图4 SBD势垒电压的测量统计结果击穿电压大约是4.5V。以后的工作中，击穿电压可以通过一些办法来提高。这些办法在以前正式的SBD设计中用到过，就像制作的SBD线性自动预警警铃。3.2 C-V特性 肖特基二极管的小信号结电容Cj用下面的公式来计算其中Nd 是n井掺杂中心的浓度，n 是