实验十一同步计数器的逻辑功能测试及应用.docVIP

实验十一 计数器74LS161的逻辑功能测试及应用 实验目的 熟悉集成计数器触的逻辑功能和各控制端作用。 掌握集成计数器逻辑功能测试方法。 掌握计数器使用方法。 实验设备与器件 实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图所示为74LS161的管脚图和逻辑功能示意图。图中 是异步清零控制端，=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。 是同步置数控制端，=1，=0，且CP=CP↑时，输出Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列、、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低位。 表6.9 74LS161的逻辑功能表 输入 输出 CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo 0 × × × × × × × × 0 0 0 0 1 0 × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 1 1 0 × × × × × × 保持 1 1 × 0 × × × × × 保持 1 1 1 1 ↑ × × × × 二进制加法计数 由表6.9可知，74LS161具有以下逻辑功能： 异步清零。当=0时，计数器清零，与CP脉冲无关，所以称为异步清零。 同步置数。当=1，=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。 保持功能。当==1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 计数功能。当==CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法 （1）直接清零法 直接清零法是利用芯片的复位端和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端，使输出回零。 例如，用74LS161芯片构成十进制计数器电路如图11.2所示。 （2）预置数法 预置数法是利用芯片的预置数端和预置输入端D3D2D1Do，因74LS161芯片的是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。 例如图10.3所示的七进制计数器电路。 （3）进位输出置最小数法。 进位输出置最小数法时利用芯片的预置控制端和进位输出端CO，将CO端输出经非门送到端，令预置输入端D3D2D1Do输入最小数M对应的二进制数，最小数M=2-N。 例如，九进制计数器N=9，对应最小数M=2-9=7，（7）相应的预置输入端D3D2D1Do=0111，如图10.4所示。 （4）级联法 利用两片74LS161可构成从十七进制到二百五十六进制之间任意进制的计数器。 例如，用两片74LS161构成二十四进制计数器。电路组成如图10.5所示。 实训内容与步骤 1、74LS161集成同步计数器功能测试。按图10.6所示接线。然后按以下步骤进行逐项测试。 （1）异步清零。当=0时，计数器清零，与CP脉冲无关，所以称为异步清零。 （2）同步置数。当=1，=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。 (3)保持功能。当==1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 (4)计数功能。当==CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、用74LS161构成五进制计数器。按图10.6所示接好连线，连续给定CP脉冲，观察输出是否从0000循环到0100. 3、用两片74LS16