（毕业论文）基于FPGA的DDS信号发生器设计.docVIP

目 录 1.方案选择与方案论证 1 2.系统功能与原理 3 2.1 DDS的基本原理 3 2.2 参数确定 4 3.硬件电路设计.................................................................................................................5 3.1 分频器 5 3.2 总体原理图 5 3.3 DDS的FPGA实现 6 3.4 D/A转换电路 6 4. 软件设计 6 4.1 Verilog程序设计 6 4.2总程序流程设计图 7 4.3子程序流程图 7 5.结果分析 7 5.1 波形仿真 7 5.2.输出波形 8 6.设计小结 9 附 录 10 摘 要 波形发生器己成为现代测试领域应用最为广泛的通用仪器之一，代表了波形发生器的发展方向。随着科技的发展，对波形发生器各方面的要求越来越高。近年来,直接数字频率合成器（DDS）由于其具有频率分辨率高、频率变换速度快、相位可连续变化等特点,在数字通信系统中已被广泛采用而成为现代频率合成技术中的佼佼者 本次设计的是多功能信号发生器，它能够产生方波，三角波，锯齿波和正弦波四种基本波形。结合DDS技术，通过对FPGA的编程实现产生多种波，本电路是通过键盘扫描判断，进入相应的功能程序，然后实现频率调节，波形转换，幅度控制的。本次设计中我负责的是波形输出模块，通过调节要输出方波，三角波，锯齿波和正弦波四种基本波形。 关键字：波形发生器，直接数字频率合成器1.1所示。 相位增量寄存器寄存频率控制数据，相位累加器完成相位累加的功能，波形存储器存储波形数据的单周期幅值数据，D/A转换器将数字量形式的波形幅值数据转化为所要求合成频率的模拟量形式信号，低通滤波器滤除谐波分量。 整个系统在统一的时钟下工作，从而保证所合成信号的精确。每来一个时钟脉冲，相位增量寄存器频率控制数据与累加寄存器的累加相位数据相加，把相加后的结果送至累加寄存器的数据输出端。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。 相位累加器输出的数据的高位地址作为波形存储器的地址，从而进行相位到幅值的转换，即可在给定的时间上确定输出的波形幅值。 图1 DDS原理图 波形存储器产生的所需波形的幅值的数字数据通过D/A转换器转换成模拟信号，经过低通滤波器滤除不需要的分量以便输出频谱纯净的所需信号。信号发生器的输出频率fo可表示为： ( 1.1) 式中为系统时钟，为系统分辨率，N为相位累加器位数，M为相位累加器的增量。 2.2 参数确定 首先确定系统的分辨率，最高频率，及最高频率下的最少采样点数 根据需要产生的最高频率以及该频率下的最少采样点数，由公式 (1.2) 确定系统时钟的下限值。同时又要满足分辨率计算公式 (1.3) 综合考虑决定的值。选定了的值后，则由公式(1.3)可 得＝,据此可确定相位累加器位数N。然后由最高输出频率 (1.4) 推出M＝，得出相位增量寄存器为S位。确定波形存储器的地址位数W，本系统中决定寄存个数据值，因此RAM地址为Z位。 一般选用FPGA/CPLD器件作为DDS的实现器件，对于D/A转换器的选择，首先要考虑到D/A转换器的转换速率。要实现所需的频率，D/A的转换速度要大于，然后根据D/A转换器字长所带来的误差，决定D/A的位数。由此选择D/A转换器的型号。 3.硬件电路设计3.1 分频器 信号发生器产生、控制和显示的总体结构图如图所示 图2 总体结构图 外部输入一个50MHZ的时钟频率，经过频率控制单元控制其频率在要求的范围内，由4选1数据选择器实现基于VHDL语言设计一个简易，通过选入输入信号，可以输出正弦波三角波方波种波形信号。发生器的控制模块可以用数据选择器实现，种信号的信号选择可以用选1数据选择器实现。同时本设计使用的方法，对正弦波三角波方波和选1数据选择器元件进行调用。简易相位累加器与相位寄存器的设计 相位累加器与相位寄存器主要完成累加，实现输出波形频率可调功能。利用Quartus II可编程逻辑器件系统开发工具进行设计。首先，打开Quartus II软件，新建一个工程管理文件，然后在此工程管理文件中新建一个Verilog HDL源程序文件，并用硬件描述语言Verilog HDL编写程序实现