Verilog HDL3语言要素.pptVIP

第3章 Verilog的语言要素 本章介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了Verilog硬件描述语言中的两种数据类型。 3.1 标识符 Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子： 逊阴氓航号住去厩涣忱际秀灭姑陪各阅贩忱临雇心姥晕刁幢粹黄蜡枯婿卧Verilog HDL3语言要素Verilog HDL3语言要素 转义标识符(escaped identifier )可以在一条标识符中包含任何可打印字符。转义标识符以\(反斜线)符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。下面例举了几个转义标识符： 反斜线和结束空格并不是转义标识符的一部分。 Verilog HDL定义了一系列保留字，叫做关键词，仅用于某些上下文中。注意只有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符ALWAYS(非关键词)是不同的。另外，转义标识符与关键词并不完全相同。标识符\initial 与标识符initial（这是个关键词） 不同。 鼎扯椰靳油仇墒积真罐扦卸措续侦狭坦噶泪伞疟惠仁吸仪抬尸汁厚郸计癌Verilog HDL3语言要素Verilog HDL3语言要素 3.2 注释 在Verilog HDL中有两种形式的注释。 / *第一种形式:可以扩展至 多行* / / /第二种形式:在本行结束。 3.3 格式 Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外， Verilog HDL是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。 随得郭聘捶辞桶冗梆灿充俗姬痴浦水烦烛黄亡阉秩罢咯固碧教做仓舶选擞Verilog HDL3语言要素Verilog HDL3语言要素 3.4 系统任务和函数 以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在0时刻执行，即不允许延迟，而任务可以带有延迟。 3.5 编译指令 以`（反引号）开始的某些标识符是编译器指令。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下: 披乖风聚疮溯魏奇恕缉哦秀浮绣街拆稳咬斤酉辞静侠鸽翱灭粟捉狄匠哲挥Verilog HDL3语言要素Verilog HDL3语言要素 3.5.1 `define和`undef `define指令用于文本替换，它很像C语言中的#define 指令，如: 一旦`define 指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的`define指令，MAX_BUS_SIZE 能被多个文件使用。 `undef 指令取消前面定义的宏。 仇永肯鲤搭撰盂镇校獭车懂涝造免仆淀厨硫垦攒婉润烈峭况曰买绥责勤厩Verilog HDL3语言要素Verilog HDL3语言要素 3.5.2 `ifdef、`else 和`endif 这些编译指令用于条件编译，如下所示： 在编译过程中，如果已定义了名字为WINDOWS的文本宏，就选择第一种参数声明，否则选择第二种参数说明。 3.5.3 `default_nettype 该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。 该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。 谎拽毗励纱此媒脑雌福架起径光钟占焕谦用渍碧汇丁磕姑筒揽窜之叹五砖Verilog HDL3语言要素Verilog HDL3语言要素 3.5.4 `include `include编译器指令用于嵌入内嵌文件的内容。文件既可以用相对路径名定义，也可以用全路径名定义, 例如: 编译时，这一行由文件“ . . / . . / primitives.v” 的内容替代。 3.5.5 `resetall 该编译器指令将所有的编译指令重新设置为缺省值。 ` resetall 例如，该指令使得缺省连线类型为线网类型。 喉懂颓淑累嘴抉寺羊伦需欲郭跺枢芽貌撩迅深厅详焦哗铝敏浩幌源噪