时序逻辑电路的设计方法1.pptVIP

第5章 　时序逻辑电路 内容简介 时序电路的基本分析与设计方法；计数器、寄存器、锁存器、顺序脉冲信号发生器的电路结构及其应用。 重点内容 时序逻辑电路的分析与设计方法；运用“反馈归零法”、“反馈置数法”、“反馈置最小数法”和“级联法”等四种方法构成“N进制计数器”。 * * 5.1 时序逻辑电路的分析和设计方法 一、 时序逻辑电路的结构及特点 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点： 组合电路 触发器 电路 X 1 X i Z 1 Z j Q 1 Q m D 1 D m … … … … 输入 信号 信号 输出 触发器 触发器 输入信号 输出信号 CP （1）含有具有记忆元件（最常用的是触发器）。 （2）具有反馈通道。 二、时序逻辑电路的一般分析方法 分析时序逻辑电路的一般步骤 1．由逻辑图写出：各触发器的时钟方程；时序电路的输出方程；各触发器的驱动方程。 2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。 三、时序逻辑电路的设计方法 1、时序逻辑电路的设计步骤 所谓时序逻辑电路的设计，是根据要求实现的逻辑功能，求出满足此功能的最简单的时序逻辑电路的过程。一般步骤如下： （1）分析设计要求，建立原始状态图或原始状态转换表 首先分析给定的逻辑问题，明确输入、输出变量，并且定义其对应的意义；再设定电路的状态数，将电路的状态按顺序编号，然后按照题意画出原始状态图或原始状态转换表。 （2）进行状态化简，求出最简状态图 在原始状态图中，凡是输入相同输出也相同,要转换的次态也相同的状态，皆称为等价状态。状态化简就是将多个等价状态合并，丢掉多余状态，从而得到最简状态。 （3）状态分配 　状态分配又叫做状态编码或状态赋值。若最简状态图中状态数为N，则触发器的数目n应满足关系2 n≥N2 n-1 （4）选定触发器的类型，求出时钟方程、输出方程、状态方程和驱动方程。 （5）画逻辑电路图 根据求出的时钟方程、驱动方程、输出方程及选定触发器的类型，便可画出所要设计的逻辑电路图。 （6）检查设计的电路能否自启动。 把无效状态代入电路检查，在时钟脉冲作用下能够进入有效循环，则说明该电路有自启动能力。如果无效状态形成了循环，则说明所设计的电路不能自启动，则应采取两种措施解决。一种是修改逻辑设计电路，另一种是通过预置数的方法，将电路的初始状态值置成有效状态之一。 2. 时序逻辑电路设计举例 例 试设计一个同步六进制加法计数器　　　　　　　　　　　　　 解：（1）依题意，可画出如图所示状态图 Q3Q2Q1/C 同步六进制加法计数器状态图 从图中看出：状态图不包括二个无效状态110和111，可作任意项处理 （2）选择触发器，求时钟方程、输出方程和状态方程 ①选择触发器：∵N＝6　　2n≥N≥2n-1 　又JK触发器功能齐全，使用灵活 ∴n=3 即选用3个下降沿触发的边沿JK触发器 ②求时钟方程：采用同步方案　CP0=CP1=CP2=CP ③求输出信号Y的最简表达式［见图5.10（a）］ ④求状态方程［见图5.10（b、c、d、e）］ 由图5.10所示各卡诺图得到： 在本例中把每一个触发器次态为1时所对应的现态的最小项加起来，使获得该位上次态的标准“与或”表示；把输出为1时所对应的现态加起来，使得到输出信号Y的标准“与或”表示式。 （3）求驱动方程 对照JK触发器的特性方程形式： 变换得到： = =　　　 (约束项 应去掉) 比较式 和式 得驱动方程： (4)画逻辑电路图 例题逻辑电路图 （5）检查电路能否自启动 　　　　　将无效状态111、110代入式（5.12）进行计算得： 110 111 100 /0 /1 111、110均可进入有效状态，可见，所设计的时序逻辑电路能够自启动。 5.2 同步计数器 一、同步二进制计数器 同步二进制计数器通常由JK触发器、D触发器和门电路组成，n位计数器就是由n个JK触发器实现，其连接规律见表。 各个触发器在输入CP脉冲的同一时刻触发，计数速度快，不会出现因触发器翻转时刻不一致而产生的干扰信号。 二、同步非二进制计数器 例 分析图5.22所示同步非二进制计数器的逻辑功能。 例题同步非二进制计数电路