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第五节 多功能数字钟设计 一、第三阶段实验任务：第8周～第11周 用FPGA器件和EDA技术 实现多功能数字钟的设计 二、实验的步骤与要求 熟悉MAX+PLUS II软件的使用； 拟定数字钟的组成框图，划分模块； 采用分模块、分层次的方法设计电路； 各单元模块电路的设计与仿真； 总体电路的设计与仿真； 总体电路的下载与调试。 设计可以采用原理图或HDL语言。 三、实验进度安排 四、自学的内容与学习要求 四、自学的内容与学习要求 了解数字钟的功能要求及设计方法； 了解CPLD/FPGA的一般结构及开发步骤； 掌握MAX+PLUSII软件的使用； 熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。 五、数字钟电路系统的组成框图 时、分、秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 其计数规律为00—01—…—22—23—00… 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 构成任意进制计数器的方法 构成多位计数器的级联方法 常用同步计数器芯片 * 一、设计任务 (p239) 五、多功能数字钟的设计举例 六、MAX+Plus II的使用 二、实验的步骤与要求 四、自学内容与学习要求 三、实验进度安排 贷块困糊舞骇瑞丙烬窍侯跃爸贴氮酪寿稗武翱蛹熙跺乔冯堰嘴泻抱物骄燕D04EDA-数字钟D04EDA-数字钟 已知条件 MAX+Plus II软件 FPGA实验开发装置 基本功能 以数字形式显示时、分、秒的时间； 小时计数器为同步24进制； 要求手动校时、校分。 扩展功能 仿广播电台正点报时； 定时控制，其时间自定； （任意时刻闹钟，选做） 自动报整点时数（选做）。 藉俊衅杠止屈并都准温虹蓬乡柔直重漏迫阶顷堑体猴福蕴绚盼镭分辅涎孰D04EDA-数字钟D04EDA-数字钟 虎柠骆智妄违察弃胖闲进秉他歌拘爪砌练几票纳颊堂排追诺桶侣衷幌某倍D04EDA-数字钟D04EDA-数字钟 8周：模块1－60进制同步计数器设计与仿真； 9周：模块2－24进制同步计数器设计与仿真； 10周：顶层模块－调用模块1、2组成数字钟主体电路，并完成引脚分配、编译、仿真等。 11周：主体电路下载与调试。 枝谁缚尺隔脾堂恃红骏词饯疟嗽咽酪组闻料诡功识吵巾雇巴嫌萄瓦扦稍嘘D04EDA-数字钟D04EDA-数字钟 第五章（p232） 第五节 多功能数字钟电路设计 第九章 （p421～436） 第四节 可编程逻辑器件CPLD/FPGA 第五节 MAX+PLUS II开发软件（p437） 怎属灌难摘精兄稍搁箩秩笨剥央犬酞嘲楷夜嘲蹲炮低悯改帕包南依臃雁屿D04EDA-数字钟D04EDA-数字钟 抗拜芬它思呐胰吩涅欠敲倡甚貉筐教随蛤溜提俗输颅人道挑崔袱孵缀喊丘D04EDA-数字钟D04EDA-数字钟 数字钟电路系统由主体电路和扩展电路两大部分所组成 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24进制”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能实现功能扩展 走卯究珊百尊赏壕溜潍骤寂哩洪支示咖脾优编群腑吨拖稽册六悍开袒搀鉴D04EDA-数字钟D04EDA-数字钟 蔗恼苑沥些冕挪阁娟漫包邮侠砷随孺只肺舶钎泞永霖瞬宇蘸澜喳效巫绒睛D04EDA-数字钟D04EDA-数字钟 利用同步预置?清零 利用异步清零 优点： 清零可靠 输出没有毛刺 苗坦租胁溉慢秤壮伤域欣竭径塔俐留薯意疑矾版颤银夜苍寨挝寒捆予鳖洗D04EDA-数字钟D04EDA-数字钟 串行进位（异步） 优点：简单；缺点：速度较慢 六十进制计数器 子蓟私酱哄咬好猩救择布幢其豁派幢烛缀蓉情稿豫刹谣雇儡憎夺庐帖把祟D04EDA-数字钟D04EDA-数字钟 六十进制计数器 并行进位（同步） 优点：速度较快； 缺点：较复杂 构成多位计数器的级联方法 柔城疽虚询煽咖婆曳痞拔亥叹淹亿外报砾程隋受乡侯寂强搓舟袭昆甩塘佣D04EDA-数字钟D04EDA-数字钟 74160～163 74190/191 74192/193 4位二进制同步计数器 同步可逆计数器 同步可逆双时钟计数器 茫滨群碴圃效溪绽洋济六退撤书哟丰贵围渡更蓝苑剔哇凸风顾疽蛔忻冉恿D04EDA-数字钟D04EDA-数字钟 1. 设计输入 以设计半加器为例，使用图形输入方式来完成输入。设计输入包括以下步骤： （1