EDA实验报告(12份).docVIP

实验一 组合电路的设计 1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; use ieee.std_logic_1164.all; entity mux21a is port(a,b,s:in std_logic; y:out std_logic); end entity mux21a; architecture one of mux21a is begin y=a when s=0 else b ; end architecture one ;4. 仿真波形（如图1-1所示） 图1-1 2选1多路选择器仿真波形 5. 试验总结： 从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y=a when s=0 else b ;），完成2路选择输出。 实验二 时序电路的设计 1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。 2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; use ieee.std_logic_1164.all; entity suocun7 is port(clk: in std_logic; en: in std_logic; D: in std_logic_vector(7 downto 0); B:out std_logic_vector(7 downto 0)); end suocun7; architecture one of suocun7 is signal K: std_logic_vector(7 downto 0); begin process(clk,en,D) begin if clkevent and clk=1 then if en =0then K=D; end if; end if; end process; B=K; end one;4.仿真波形（如图2-1所示） 图2-1 8位锁存器仿真波形 5 实验总结： 此程序完成的是一个8位锁存器，当时钟上升沿到来（clkevent and clk=1）、使能端为低电平（en =0）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。 实验三 异步清零和同步时钟使能的加法计数器的设计 1. 实验目的：学习计数器的设计、仿真和硬件测实，进一步熟悉VHDL设计技术。 2. 实验内容：设计一个6位加法计数器，并进行仿真测试，给出仿真波形。 3. 实验程序如下： library ieee; use ieee.std_logic_1164.all; entity cnt6 is port (clk,enb,clr:in bit; q: buffer integer range 63 downto 0; cout: out bit ); end cnt6; architecture one of cnt6 is begin process(clk,clr,enb) begin if clr=0 then q=0; elsif clkevent and clk=1 then if enb=1 then if q=63 then q=0;cout=1; else q=q+1; end if; end if; end if; end process; end one;4. 仿真波形（如图3-1所示） 图3-1 6位异步清零和同步时钟使能的加法计数器仿真波形 5. 实验总结： 此程序实现的是一个6位异步清零和同步时钟使能的加法计数器，其异步清零端（clr）为低电平有效，使能端（enb）为高电平有效。当异步清零端为高电平、时钟信号为上升沿（clkevent and clk=1）、使能端（enb）为高电平（enb=1）时，开始计数，计数最大值为63，从仿真波形看，实现了该功能。 实验四 用原理图输入法设计8位全加器 1. 实验目的：熟悉利用Max+plusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件