定时器实验报告.docVIP

《数字逻辑电路》实验报告 课程名称：数字逻辑电路实验 实验编号：08 实验名称：定时器器实验 报告时间：2013.11.21 实验目的 本实验的目的是学习FPGA开发平台上时钟源的使用，并结合计数器的设计方法学习计数器的设计。 实验原理（背景知识） 理论知识： 数字钟是一种用数字电路技术实现时、分、秒 计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，通过555定时器改装的多谐震荡器发出的脉冲频率具有一定的准确性。在这次设计中对分频器、计数器、、译码器和显示器进行研究编译，并完成了各种器件的编译工作，实现数字钟的功能。有准确计时，以数字形式显示时、分、秒的时间和校时功能。秒和校时功能都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示。 三．实验环境和工具： Quartus||12.0 FPGA开发板 四．实验设计思路 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，12进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来 实验的测试序列或验证方法 测试序列：选取几组具有代表性的序列module clock(iCLK_50,iKEY,iSW,oHEX0_D,oHEX1_D,oHEX2_D,oHEX3_D,oHEX4_D,oHEX5_D); input iCLK_50; input[2:0]iKEY; input[6:0]iSW; output[6:0]oHEX0_D,oHEX1_D,oHEX2_D,oHEX3_D,oHEX4_D,oHEX5_D; reg[3:0]second_low,minute_low,hour_low; reg[2:0]second_high,minute_high; reg[1:0]hour_high; reg[25:0]count; always @ (posedge iCLK_50) begin if(count=1) //对时钟进行分频 begin count=0; end else begin count=count+1b1; end if (iKEY[0]==0) begin if (iSW[3:0]=9iSW[6:4]=5) begin second_low=iSW[3:0]; second_high=iSW[6:4]; end else begin second_low=4b0; second_high=3b0; end end else if (iKEY[1]==0) begin if (iSW[3:0]=9iSW[6:4]=5) begin minute_low=iSW[3:0]; minute_high=iSW[6:4]; end else begin minute_low=4b0; minute_high=3b0; end end else if (iKEY[2]==0) begin if ((iSW[3:0]=9iSW[6:4]=1)||(iSW[3:0]=3iSW[6:4]==2)) begin hour_low=iSW[3:0]; hour_high=iSW[5:4]; end else begin hour_low=4b0; hour_high=2b0; end end else begin if(count=1) begin if(second_low==9) begin second_low=0; if(second_high==5) begin second_high=0; if(minute_low==9) begin