12第七讲逻辑综合与可测性设计.pptVIP

共84页 逻辑综合与可测性设计 刘晓鹏 2011年4月 典型流程 主要内容 逻辑综合基本概念 逻辑综合工具介绍 可行性设计及工具介绍 逻辑综合基本概念 综合就是把行为级或 RTL 级的 HDL 描述转换为门级电路的过程，用公式表示 就是：综合= 翻译? + 优化? + 映射( Synthesis? = Translation? + Optimization? + Mapping? ) 逻辑综合基本概念  逻辑综合基本概念---时间路经 时间路径：信号传播经过的逻辑通道，简称路径。 起点一般为：基本输入端口或寄存器的时钟端口； 终点一般为：基本输出端口或寄存器的数据端口。 时间路径通常分为4种： 基本输入到基本输出： 基本输入到寄存器： 寄存器到基本输出： 寄存器到寄存器： 逻辑综合基本概念---时间路经 逻辑综合基本概念---setup/hold 建立（setup）时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。 保持（hold）时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 裕度（slack）：是时序要求与实际时序之间的差值，反映了时序是否满足要求。裕度为正，满足要求；反之不满足。 裕度＝要求的时间-实际的时间 逻辑综合基本概念---可综合的Verilog(1) HDL语言：是“硬件描述语言” ，即Hardware Descr