数字电路与数字逻辑大型实验报告.docx

数字电路与数字逻辑大型实验报告姓 名 龚 瑞 祥 学 号 201403080607 指导教师 周 文 委 老 师 专业班级 电气及其自动化1402 学 院 信息工程学院 实验内容熟悉及掌握QuartusⅡ的使用7方法和使用技巧12进制计数器的设计数字频率计的设计数字乘法器的设计12进制计数器设计设计题目 采用QuartusⅡ软件建2立工程，通过建立顶层文件和底层模块的设计完成对12进制计数器的设计。方案设计及原理 12进制计数器的原理框图如图1所示，转态转换图如图2所示。原理图设计方案如图3所示。由上述3张图可以看出，12进制计数器采用74192（十进制加减计数器）和7447（共阳7段LED显示译码器）构成。先由两片74192级联构成12进制加法计数器，然后计数值通过7447译码后在LED数码管上显示。图中EP2C35F672为DE2实验板上FPGA型号，HEX1和HEX0为实验板上的共阳7段LED数码管，KEY0为实验板上的按键，每按一次KEY0键，产生一次计数脉冲。 图1 12进制计数器原理框图 图2 12进制计数器状态转换图图3 12进制计数器原理图设计方案顶层原理图设计（1）设计过程 首先建立一个工程，打开原理图编辑器，打开空白的原理图编辑器，通过在QuartusⅡ自带元件库中找到74192,7447，与非门，电源，接地等原件，在原理图编辑窗口中编辑，将各元件如图4所示放置并连线，做成原理图。将文件置成顶层文件后开始编译，编译成功后，打开空白的波形编辑器开始仿真，将所需的输入输出信号节点选中后，通过设置仿真时间和网格宽度，再设置CP值，然后开始仿真，就会出现如图5所示的仿真结果。最后再将引脚锁定进行下载测试。 （2） 12进制计数器顶层原理图图4 12进制计数器顶层原理图12进制计数器仿真结果 图5 12进制计数器仿真图 引脚锁定和下载测试最后通过引脚锁定即可下载进行实验测试。经测试，结果正确 4位数字频率计设计设计题目 设计一个4位数字频率计，测量范围为0~9999Hz，假设被测信号为标准的方波信号。方案设计及原理 4位数字频率计的原理框图如图1所示，工作时序图如图2所示 工作原理：频率就是周期性信号在单位周期（1s）内的变化次数。若在1s的时间间隔内测得这个周期性信号变化次数位N，则频率为f=N。 由此可见，只要将被测信号作为计数器的时钟输入，让计数器从零开始计数，计数器计数1s后得到的计数值就是被测信号的频率值。所以得到如图一所示的原理框图。控制电路首先给出清零信号，使计数器清零。然后闸门信号置为高电平，闸门开通，开始计时，1s后，讲闸门信号置为低电平，计数器停止计数。在计数器和显示电路之间加一个锁存器，控制器在闸门关闭后给出一个锁存信号，将计数值存入锁存器，显示电路就会输出显示频率值。所以得到如图2。图1 4位数字频率计原理框图图2 4位数字频率计控制信号时序图顶层原理图设计 顶层原理图如图3所示。原理图包括计数器CNT10，锁存器LATCH4，显示译码器LED7S,控制器CONTROL四种底层模块。4个十进制计数器CNT10级联构成10000进制计数器，使频率计的测量范围达到0000Hz~9999Hz。CNT10的输出送锁存器LATCH4，LATCH4的输出送显示译码器LED7S。LED7S的输出驱动7段LED数码管。CONTROL用于产生清零信号CLR,闸门信号CS,锁存信号LE三种控制信号。图3 数字频率计原理图底层模块仿真CNT10模块仿真 CNT10的仿真结果如图4所示。从图中可以看出CNT10模块为十进制加法计数器模块，具有计数，异步清零，计数使能，进位输出功能。异步清零功能是为了闸门信号有效之前清零。计数器使能由闸门信号控制，闸门信号高电平是允许计数，低电平时停止计数。进位输出由计数器之间的级联构成。所以QQ的信号在有CS信号时大小从0到9不断循环，所以仿真结果真确。图4 CNT10模块仿真图CONTROL模块仿真 CONTROL的仿真结果如图5所示。该模块用于产生控制信号。状态机的编码采用格雷码，来消除竞争冒险。通过状态编码产生三个控制信号：第0状态时，清零信号（CLR）置为高电平；第1~8状态时，闸门信号CS置为高电平，使脉冲宽度恰好等于1s；第9状态时，锁存信号（CS）置为高电平，所以可知，仿真结果正确。图5 CONTROL模块仿真图（3）LATCH4模块仿真 LATCH4的仿真结果如图6所示。当锁存信号为高电平时，锁存器输出跟随输入变化，在锁存信号的下降沿，将输入值锁存，输出值不再变化，所以仿真结果正确。图6 LATCH4模块仿真图（4）LED7S模块仿真 LED7S的仿真结果如图7所示。该模块的功能是将二进制的代码转换成七段显示码，所以