常见面试题-数字IC-FPGA-1.docx

位运算 1) INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR1.非门 2.与门 3.或门 4.与非门 5.或非门 6.异或门为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2)AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND(~AB)+(A~B)+(CD), 与非门可以实现“与非，与，非”等功能与非门实现异或同步电路和异步电路的区别是什么？ 同步电路共享同一个时钟clk，所有状态更新是在同意时刻。异步电路没有统一的时钟，状态更新不是同时发生，异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲.FPGA中如何实现同步时序电路的延时通过计算器控制时延，对于比较小的延时，也可以通过触发器打一拍这样只能延时一个周期。异步电路一般通过加buffer、两级与非门等。同步复位与异步复位FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。只能说，各有优缺点。同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患。异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。异步复位信号同步化，module synchronism_design(input clk,input rst_n,output sys_rst_n);reg rst_nr1, rst_nr2;always @(posedge clk or negedge rst_n)beginif(!rst_n)begin rst_nr1 = 1b0; rst_nr2 = 1b0;endelsebeginrst_nr1 = 1b1; rst_nr2 = rst_nr1;endendassign sys_rst_n = rst_nr2; //active low endmodule什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用 OD门来实现(漏极开路或者集电极开路OC)，为了防止因灌电流过大而烧坏OD门,应在OD门输出端接一上拉电阻(线或则是下拉电阻)。动态时序分析静态/动态时序分析 DTA/STA 动态时序分析就是通常我们所说的仿真，该仿真可以验证功能，也可以验证时序，首先确定测试向量，输入硬件模型，进行仿真。由于为了完整地测试每条路径的功能或者时序是否都满足，测试向量需要很大，也不能保证100%的覆盖率。如果到了门级的仿真将非常消耗时间。静态时序分析 静态时序分析只能分析时序要求而不能进行功能验证。不需要测试向量，能比动态时序分析快地多的完成分析。静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序分析。但是它却可以验证每一条路径，发现时序的重大问题，比如建立时间和保持时间冲突，slow path以及过大的时钟偏移。静态时序分析的优缺点 静态时序分析可以大大提高仿真时间，并能100%覆盖所有的路径。它通过预先计算所有的延时来提高速度。包括内部门延时以及外部的线延时。静态时序分析并不是简单的把各个延时相加，而是引入真值表，分析各种输入情况下所有可能经过的路径，而且能识别flase path。但是由于在深亚微米的工艺条件下，静态时序分析不能完整的把所有影响延时的因素给包含进去，因此在关键路径方面，便可以用STA工具导出关键路径的spice网表，用门级或者管级仿真工具进行电路仿真，以确定时序的正确性。什么是Setup 和Holdup时间？? ? ? Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。? ? ? 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入