EDA实验六计数器综合实验【DOC精选】.docVIP

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2017-02-16 发布于江苏
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EDA实验六计数器综合实验【DOC精选】.doc

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EDA实验六计数器综合实验【DOC精选】

实验六计数器综合实验实验目的设计一个带使能、同步清0控制和进位输出的增1四位二进制计数器；计数结果由一位数码管显示；设计一个带使能和同步清0控制的增1减1八位二进制计数器，计数结果由两位数码管显示。实验内容：设计一个带使能、同步清0控制和进位输出的增1四位二进制计数器；计数结果由一位数码管显示 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity aa is Port ( clk : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; ledout : out STD_LOGIC_VECTOR (6 downto 0)); end aa; architecture Behavioral of aa is SIGNAL cnt : STD_LOGIC_VECTOR(3 downto 0); SIGNAL led : STD_LOGIC_VECTOR(6 downto 0); BEGIN PROCESS (clk) BEGIN IF (clkEVENT AND clk = 1) THEN IF clr = 1 THEN cnt = (OTHERS = 0); ELSIF EN = 1 THEN IF cnt = 1111 THEN cnt = 0000; co=1; ELSE cnt = cnt + 1; co=0; END IF; END IF; END IF; END PROCESS; ledout = NOT led; WITH cnt SELECT led=1111001 WHEN 0001, 0100100 WHEN 0010, 0110000 WHEN 0011, 0011001 WHEN 0100, 0010010 WHEN 0101, 0000010 WHEN 0110, 1111000 WHEN 0111, 0000000 WHEN 1000, 0010000 WHEN 1001, 0001000 WHEN 1010, 0000011 WHEN 1011, 1000110 WHEN 1100, 0100001 WHEN 1101, 0000110 WHEN 1110, 0001110 WHEN 1111, 1000000 WHEN others; end Behavioral; VHDL Test Bench测试代码 clk_process :process begin clk = 0; wait for 40 ns; clk = 1; wait for 40 ns; end process; clr=1,0 after 50 ns; en=1; PROCESS (clk) BEGIN IF (clkEVENT AND clk = 1) THEN IF clr = 1 THEN cnt = (OTHERS = 0); ELSIF EN