分频器实验报告.docxVIP

洛阳理工学院实验报告系部 计算机与信息工程系班级05学号名 王卫云课程名称PLD原理与应用实验日期11.12实验名称分频器的设计成绩实验目的：1、学习利用VHDL完成分频器的设计2、在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器。实验条件：装有QUARTUSⅡ软件的电脑实验内容与步骤：一、实验内容：学习VHDL文本输入设计流程，包括设计、输入、综合、适配、仿真测试和编程下载，并且在QUARTUSⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器观察并记录其仿真波形 。二、实验步骤：奇数分频器的编译与仿真：1：建立工作苦文件夹和编译设计文件。新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名cnt10。输入源程序。打开QUARTUSⅡ，选择File-New命令。在新建窗口中的Design File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入奇数分频器的程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport (clk : in std_logic;k_or,k1,k2: out std_logic);end;architecture bhv of cnt10 is signal c1,c2: std_logic_vector(2 downto 0); signal m1,m2: std_logic; beginprocess(clk,c1) begin if rising_edge(clk) thenif(c1=110)then c1=000;else c1=c1+1;end if;if(c1=001)then m1=not m1;elsif (c1=100) then m1=not m1; end if;end if;end process;process(clk,c2) beginif falling_edge(clk) then if(c2=110)then c2=000;else c2=c2+1;end if; if(c2=001)then m2=not m2;elsif (c2=100) then m2=not m2; end if;end if; end process; k1=m1;k2=m2;k_or=m1 or m2;end bhv; (3) 文件存盘。选择File—Save as命令，找到已经建立的文件夹cnt10，存盘文件名应该与实体名一致，即cnt10.vhd。当出现问句“Do you want to creat····”单击“是”按钮。2：创建工程。建立新工程管理窗口。单击对话框第二栏右侧“···”按钮，找到文件夹d：\work\ cnt10,选中已存盘文件cnt10.vhd，再单击“打开”按钮。将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮将与工程相关的所有VHDL文件都加入此工程。选择目标芯片。单击Next按钮，选择目标器件即EP3C5E144C8。工具设置。结束设置。3：半程编译。 编译前首先选择Processing→Start Complilation命令，启动半程编译。4：时序仿真。 工程编译通过后打开波形编辑器。选择File→New命令，在新建窗口选择Vector Waveform File选项，单击OK按钮。设置仿真时间区域。波形文件存盘。选择File→Save As，将以默认名为cnt10.vwf的波形文件存入文件夹d\work\ cnt10中。将工程shift的端口信号节点选入波形编辑器中。编辑输入波形。启动仿真器。现在所有的设置进行完毕，选择Processing→Start Simulation命令，直到出现Simulation was successful,仿真结束。观察仿真结果。如下图：奇数分频器的编译与仿真：偶次分频与上述实验步骤一致。源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 isport(clk:in std_logic; k1:out std_logic);end;architecture bhv of cnt4 is signal c1:std_logic_vector(2 downto 0);signal m1:std_logic;beginprocess(clk,c1)begin if rising_edg