第二章CMOS逻辑.pptVIP

第二章 CMOS逻辑 CMOS晶体管是个4端器件：栅、源、漏、衬底。CMOS晶体管是个开关，而开关必须导通或接通才能使电流在源漏之间流过。就数字信号而言，晶体管的源、漏两端是等效的，不必担心电开关的两端如何标记。 2.1 CMOS晶体管 2.1.1 p-沟晶体管 CMOS晶体管的源和漏看起来都是相同的：为了加以区分，必须知道电流是如何流动的。n-沟道晶体管源极电压低于漏极电压，p-沟道晶体管则相反。 n-沟道晶体管，阈值电压Vth通常为正值，且端电压VDS和VGS也为正值。 p-沟道晶体管中，Vth通常为负值。 2.1.2 速度饱和 对于深亚微米晶体管，有公式计算出的漏-源电流会过高，主要有三个原因:首先，阈值电压不是常数；其次，沟道实际长度短于所设定的长度；第三，在高电场时，公式会失效。此时，电子运动速度饱和，漏电流与晶体管沟道长度无关。 2.1.3 SPICE模型 仿真程序SPICE常用来描述逻辑单元特征。 2.1.4 逻辑电平 2.2 CMOS工艺 2.3 CMOS设计规则 物体之间的箭头表示最小间距，显示物体尺寸的箭头表示最小宽度。不同制造商的规则序号有所不同-设计规则无统一标准 2.4 组合逻辑单元 与-或-非门(AOI)和或-与-非门(OAI)逻辑单元在CMOS中特别有用。图示为AOI221和OAI321逻辑单元(图中的逻辑符号不是标准的，但被广泛使用)。逻辑单元名中大于1的所有付标对应于第一层或第一级—如AOI单元中与门的输入端。附标“1”对应于直接至第二级单元的输入。附标以递减的顺序写，所以AOI221不能写成AOI122(但他们是等效单元)。同样，AOI32不写成AOI23。如果直接至第二级的输入为1个以上，则重复写“1”；因此AOI211执行的功能是Z=(AB+C+D)’。三输入与非单元是OAI111。这样的写法很混乱，这些规则也不是标准的，但人们已形成习惯，并将其广泛的应用于ASIC行业。 可将上图的AOI221单元的功能表示为： Z=(AB+CD+E)’ 也可将该方程式明确的写成Z=OAI(A,B,C,D,E)。 这种标记方法很有效。 2.4.1 推进反向符 在CMOS中用称作管组的晶体管串-并网络组成单元级可构成AOI和OAI逻辑单元。图示为n-沟道和p-沟管组的过程。这里以AOI221单元为例。 2.4.2 驱动强度 通常，我们调整反相器中n-沟道和p-沟道晶体管的尺寸比例，使两种类型晶体管有相同的电阻和驱动强度。库中的逻辑单元具有不同的驱动强度。一般将最小尺寸的反相器成为1X反相器。逻辑单元的驱动强度常作为后缀。常以几何比例衡量驱动强度，所以就有1X、2X、4X和8X或更高驱动强度的单元。 2.4.3 传输门 图示为CMOS的传输门(TG)，将一个P-沟道晶体管与n-沟道晶体管相并联。TG是开关，不是AND逻辑单元。 如TG中省略一个晶体管(通常是p管)，我们就有一个传输晶体管。全定制ASIC设计中有一部分就使用传输晶体管逻辑，其主要为基于继电器的逻辑，因单个晶体管开关就像继电器的触点。有许多与传输晶体管逻辑有关的问题，所涉及的问题有电荷共享，减小的噪声容限，延迟预测困难等。虽然传输晶体管会出现在ASIC库单元中，但不会被ASIC设计人员采用。 用两个TG组成一个多路选择器，经常将多路选择器写成MUX，当A和B两个数据输入并有选择信号 S时MUX功能为： Z=TG(A,S’)+TG(B,S) 可将它写成Z=A.S’+B.S。 上图显示，MUX是可行的，但是如果级联MUX则有潜在的电荷分配问题。多数的ASIC库使用反相器对输出进行缓冲，用这一更保险的方法建立MUX单元时，MUX也随之反向。为了得到可靠地非反向MUX，在输入和输出之间加缓冲需要三个门12个晶体管。 思考：1.如何使用标准逻辑单元实现反向MUX。 以下因素决定MUX如何获得最佳实现： 1.想要选择输入和输出间的延迟最小还是数据输入和输出间的延迟最小? 2.想要反向MUX还是非