数字集成电路综合设计.doc

摘 要 7人表决器电路是一简单的输入信号检测与处理、产生运算控制信号的逻辑电路。本文详细介绍了依据功能要求进行运算控制电路方案设计的过程，并在此基础上将整体电路分为数据接收模块、数据处理模块、结果显示模块等主要功能模块。 电路设计完成后通过Design Compiler对电路进行逻辑综合。使用Tcl命令编写电路的约束文件，设定约束条件，对电路进行优化以保证设计的功能性，同时生成网表文件、时序报告、面积报告，并进行结果分析。再通过延时文件与顶层文件的激励进行电路功能的时序仿真，分析设计的可行性。再通过Primetime对电路进行静态时序分析，得到静态时序报告。最后通过IC_Compler对生成的网表进行物理实现，生成GDS II版图信息。 关键词 Design Compiler；Primetime；逻辑综合；静态时序分析；物理实现； 目 录 摘 要 1 目 录 2 引 言 4 1 总体电路结构设计 5 1.1电路功能 5 1.2 关键功能电路设计 5 1.3 电路接口 6 1.4 顶层TOP的设计 6 2 设计约束及脚本 8 2.1 约束设计 8 2.2 脚本设计 8 3 逻辑综合过程 11 3.1 综合文件 11 3.2 综合环境 11 3.3综合过程 12 4 结果分析及时序仿真 16 4.1 时序报告分析 16 4.2 面积报告分析 19 4.3时序仿真 20 5 静态时序分析及脚本 21 5.1 静态时序分析 21 5.2 PrimeTime 进行时序分析的流程 21 5.3 脚本 22 5.4 静态时序报告分析 24 6 物理实现 28 6.1 物理实现文件 28 6.2物理实现环境 28 6.3物理实现过程 29 6.3.1 Floorplan 29 6.3.2 placemant 30 6.3.3 Clock Tree synthesis 30 6.3.4 Routing 31 6.3.5 Write Design Out 32 6.4 报告输出 32 6.5 LVS和DRC 34 结 论 35 参考文献 36 附录A：顶层设计源代码 37 附录B：设计约束代码 38 附录C：静态时序分析脚本代码 40 引 言 现代集成电路技术急剧发展，输百万级晶体管电路使设计面临着巨大的挑战。如果没有计算机的辅助和建立了很好的设计方法是不可能完成这一工作的。 Synopsys公司是全球半导体和电子行业先进的EDA(电子设计自动化)软件工具和专业化服务提供商，为设计复杂集成电路(IC)、FPGA(现场可编程门阵列)和SOC(System on Chip,系统级芯片)产品的公司提供业内最完善的工具，使客户能够用最短时间并以最低风险向市场推出最好的电子产品。从高水平的综合能力到门电路的设置，Synopsys为工程技术人员面临的最严峻挑战提供全部解决方案，并帮助他们将电子设计推向极致。现今，Synopsys在全球半导体技术发展潮流中担当着重要角色[2]。 Synopsys公司发布的“Design Compiler”软件，简称“DC”，是一种逻辑合成工具。通过改进电路延迟时间的计算方法，缩小了逻辑合成时的时序与布局完成后的最终时序之间的偏差。DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。 本设计采用Verilog HDL语言描述、Design Compiler进行约束及综合。Design Compiler的操作有Tcl命令来实现，还要用Modelsim进行时序仿真，用Prime Time进行静态时序分析，实验环境为Linux操作系统。完成7人表决器电路前端设计。 1 总体电路结构设计 1.1电路功能 7人表决器电路功能主要集中在四方面。一是在用户使用开关输入状态，高电平代表“1”，低电平代表“0”；二是数据输入后要对数据进行锁存。三是输入锁存后进行数据的实时运算，通过运算电路计算出赞成即“1”的人数和反对“0”的人数，并进行判断赞成人数是否大于3。由于FPGA属于硬件电路，没有使用CPU软核时，没有任何指令集，所以需要使用自带的IP核进行必要的加减运算；四是运算结果得出后，可以准确的将赞成和反对人数的数量显示在数码管上。电路的具体功能罗列如