《可编程逻辑设计与应用》实验指导【DOC精选】.docVIP

可编程逻辑设计与应用 实 验 指 导 书 电子与信息工程学院 二○○九年 目 录 实验1 MAX+plusⅡ软件的使用 1 实验2 8位加法器的设计 2 实验3 序列检测器的设计 4 实验4 数字频率计的设计 6 实验五 数字秒表的设计 8 实验6 交通灯信号控制器的设计 10 附录一 GW48-CK教学实验系统原理与使用介绍 11 附录二 实验电路结构图 18 附录三 GW48-CK系统结构图信号名与芯片引脚对照表 29 附录四 MAX+plus II VHDL使用向导 33 实验一 MAX+plusⅡ软件的使用 1-1 实验目的 通过该实验掌握MAX+plusⅡ工具软件的使用方法，掌握原理图输入设计法和文本输入设计法，以及编译和仿真的操作方法。 1-2 实验内容 分别用原理图输入设计法和文本输入设计法来设计3-8线译码器，在MAX+plusⅡ工具软件平台上完成设计电路的输入编辑、编译、仿真等操作。 1-3 实验要求 1． 编写3-8线译码器VHDL源程序。 2. 编写用于仿真的测试文件。 3. 记录系统仿真结果。 实验二 8位加法器的设计 2-1 实验目的 （1）学习EDA实验开发系统的基本使用方法 （2）了解VHDL程序的基本结构 2-2 实验原理 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图2.1所示。 图2.1 8位加法器电路原理图 2-3 实验内容 1. 根据实验原理编写各个模块VHDL源程序，并加以简要说明。 2. 编好用于系统仿真的测试文件。 3. 硬件逻辑验证 选择实验电路结构图NO.1，由实验箱电路结构图NO.1和图2.1确定引脚的锁定。如可取实验电路结构图的PIO3～PIO0接A[3..0]，PIO7～PIO4接A[7..4]， PIO11～PIO8接B[3..0]，PIO15～PIO12接B[7..4]，PIO49接CIN。此加法器的被加数A和加数B分别由键2与键1、键4与键3输入，加法器的最低位进位CIN由键8输入，计算结果将分别通过PIO23～PIO20，PIO19～PIO16输出并显示于数码管6(高4位)和数码管5(低4位)，溢出进位由PIO39输出，当有进位时，结果显示于发光管D8。 4. 记录系统仿真、硬件验证结果。 实验三 序列检测器的设计 3-1 实验目的 （1）学习EDA实验开发系统的基本使用方法 （2）了解VHDL程序的基本结构 3-2 实验原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。如图3.1所示，当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”，否则仍然输出“B”。 图3.1 8位序列检测器逻辑图 3-3 实验内容 1. 根据实验原理编写各个模块VHDL源程序，并加以简要说明。 2. 编好用于系统仿真的测试文件。 3. 硬件逻辑验证 选择实验电路结构图NO.8，由实验电路结构图NO.8和图3.1确定引脚的锁定。待检测串行序列数输入DIN接PIO10(左移，最高位在前)，清零信号CLR接PIO8，工作时钟CLK接PIO9，预置位密码D[7..0]接PIO7～PIO0，指示输出AB[3..0]接PIO39～PIO36(显示于数码管6)。 进行硬件验证时方法如下：① 选择实验电路结构图NO.8，按实验板“系统复位”键；② 用键2和键1输入两位十六进制待测序列数；③ 利用键4和键3输入两位十六进制预置码；④ 按键8，高电平初