VHDL_和_Verilog_HDL_的区别.docVIP

VHDL与Verilog HDL的比较 丁永峰 张茂林 张浩 冯晓龙 当前最流行的硬件设计语言有两种，即VHDL与Verilog HDL，两者各有千秋，只是看个人爱好和应用领域罢了！ VHDL 语言由美国军方所推出，最早通过国际电气工程师学会（IEEE）的标准，在北美及欧洲应用非常普遍。而Verilog HDL语言则由Gateway 公司提出，这家公司后来被Cadence所购并，并得到Synopsys的支持。这种硬件描述语言在得到这两大EDA 公司的支持后，也随后通过了IEEE标准，在美国、日本及中国台湾地区使用也非常普遍。目前，IP供应商大多提供 Verilog模块， 对于一个项目而言，如果不会使用到别人的IP， 这个问题不大，否则还是推荐使用erilog HDL。还有一个说法就是，在国外学界VHDL比较流行，在产业界Verilog比较流行。Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同特点在于：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）；便于文档管理；易于理解和