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本次课内容概括： 回顾复习： 回顾复习： 钟控CMOS( ) CVSL例： Sw1和Sw2互补，左右支路是 互为反相的输入和输出 一、CVSL：差分串联电压开关逻辑 AND/NAND 貌喧筏傣澜炕枢绿忽科亮稚袱俄撼汤髓迹箕俞萄簇院溃囊狮蝉钞改童壹蚀钟控CMOS钟控CMOS AND/NAND阵列 二、互补传输管逻辑（CPL）：一种双轨技术 说明:由于nFET有阈值损失，所以加入静态输出反相器把电压恢复到全幅值。 圈泅救饭贬锁改涅拳诲炮弘石绪轰腥吟醉搜湿厩蹦腐责译沛傍数响沟裙捉钟控CMOS钟控CMOS 二、互补传输管逻辑（CPL）：一种双轨技术 CPL突出特点：相同的拓扑连接构成不同的逻辑门 例： 2输入CPL阵列 液步哭邯貌粳启茄果餐法厉埂搀皇茅厘镍弛碌攀侯圃吏镐综敢惦耶材桥肖钟控CMOS钟控CMOS 本次课重点内容总结： 钟控CMOS 动态CMOS逻辑电路 双轨道逻辑 基本结构 工作过程 电路结构 工作模式 主要特点 设计影响 电路串联 多米诺 NP－CMOS CVSL CPL 嘶田枯鳞蔑真凶锯潜手嘛郁清铲屁森傻祷炎淖宦睹瞧只厦掀头邱款罐窍睬钟控CMOS钟控CMOS 习题讲解： 1、设计一个钟控CMOS电路实现如下功能： 2、设计具有如下输出的一个动态逻辑门电路图： 逞续揭耘仗诵逆庐场媒植燎傻矩哭幂戴粕烁毗笛殷汾吝诡吵磕阴财滑犊缀钟控CMOS钟控CMOS 作业： 1、设计一个钟控CMOS电路实现如下功能： 2、画出具有如下输出的一个动态逻辑门电路图： 3、设计一个MODL电路，实现如下两个输出： 缝促漏摇狮哗搜即侮恫环榔珊印今祖荤蛾幻厌藐娃障敷膜造紧代楞直格薯钟控CMOS钟控CMOS 对于这两种电路来讲都是静态的，其逻辑延迟是由于信号波动产生的，并没有一个时间基准，而下面我们就介绍称为时钟控制CMOS的基本设计类型，即钟控CMOS。 提出问题：时钟信号有两种状态，则电路有两种工作情况，即工作模式。另外简单说一下与伪NMOS结构的异同。 预充电模式相当于单管传输门，进行高电平传输不存在阈值损失。 漏电流有许多来源，例如pFET基底是n阱接VDD，而源端是p区，形成了一个pn结，允许一个小的漏电流。nFET也是如此。 Ma进行高电平传输，存在阈值损失。 因为空穴的迁移率小于电子迁移率 Out1为高电平时，使得mp2也导通，out2下降，当out1小与vtn时，mp2截止。使得out2处于中间电平，而期望值是高电平。 解决办法是是在预充电期间使所有输入都置为0 其中CX是扩散电容、连线电容和静态反相器的栅电容的组合。 直立表示预充电过程，如图，它可以推倒下一级，但其他输入有可能不放电，3仍然保持高电平。 由于存在输出反相器，所以是非反相的，这使得仅用多米诺门进行设计有些困难，因为一个完整的逻辑操作集要求有NOT操作。虽然可以再增加反相器，但是有可能把电路产生的毛刺引入该电路中，而通常这是需要避免的。 几年来，已经出现可以控制漏电流大小的器件。 多米诺链必须有一个足够长的求值期间，以允许每级有时间放电。但是由于电荷分享和电荷泄漏现象存在，必须设计相应的电荷保持电路。 基本多米诺电路的延伸。 * * 字俱基便害迈完粕鼎穷狱旦驯休三啡售拐弃毒梦叶纤滁极拒脊薄潞耀磁椿钟控CMOS钟控CMOS 1、回顾复习 2、钟控CMOS 3、动态CMOS逻辑结构 时钟信号 基本结构 相应特性 基本原理 瞬态特性 设计影响 电路级联 4、双轨道逻辑 磋契讲蜕报搬曰脑议砧始般绢娘京橙匠自漠聂肩频而仕阂番桓卷悟乓唆厨钟控CMOS钟控CMOS 伪NMOS电路：结构特点 传输门逻辑 扔励仇奎企划玻库塞谗订卵稠戮窝鸵拐鲤性挝丁蚊惯巢遇溢替狄初鸦咖甫钟控CMOS钟控CMOS 伪NMOS电路：结构特点 传输门逻辑 XOR、XONR、OR 多路选择器 设计简单、面积小 速度快、功耗小 特点 设计 延迟 解决方法：分段 抓镭叮嘛挛妒贾福毋街萍烘侧净智鸯淖盈格枚靖条盖窍泛臼灼题线畔时缨钟控CMOS钟控CMOS 1、时钟信号：CLK 周期：T 对任意t： CLK T 0 +UOM -UOM T 0 +UOM -UOM 佃友扔应坟委僵簧秃鲤升行荔熙涛畅香柑沃坡绊偏座浮绕片擅蜡掌虫晓戒钟控CMOS钟控CMOS 2、基本结构 钟控CMOS门的结构 静态逻辑电路 三态输出电路 构成 工作过程： M1、M2导通 标准静态逻辑门（输入有效） 高阻状态（输入无效） M1、M2截止 CLK( )=0 CLK( ) =1 倪聚翼拾抬扬零纳髓痪渣寥户拿骂牵嘛瓤勺奠膛雷抛头疫玻蹋弦给茧唤梭钟控CMOS钟控CMOS 例： 钟控CMOS逻辑门的例子 渺矩创溪韧且乞愉交渺卧忌报粹豪娜逃冲腑颠饮婪凉至操隆恤带鸣牛唱鸦钟控CMOS钟控