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尊敬的各位同仁，您们好
Mentor Graphics公司、奥肯思公司
国家集成电路设计西安产业化基地
时间：2007年9月13日 10:30- 17:00
地址：西安市高新区，高新六路38号，腾飞创新中心，A-2-9西安集成电路产业发展中心
主讲：游余新 博士 ( Mentor Graphics 资深产品专员)
课程描述:
Mentor Graphics 的Catapult? Synthesis综合工具是ESL（电子系统级）设计方法学的基石，是对传统RTL设计流程的革命性的创新。它通过将设计抽象层次由RTL提高到ANSI C++，从而使得无线、卫星、音视频和图像处理等应用中的需要的高性能、复杂的FPGA和ASIC硬件的快速、无误实现成为可能。Catapult? Synthesis是业内最成熟的能利用非定时的纯C++语言来产生高品质RTL描述的算法综合工具，速度最快可达到传统人工方式的20倍，极大地缩短了产品的上市时间。它支持设计人员面向各种微结构和接口设计实施详细的What-if分析，进而产生完全最佳化的硬件设计，保证了后续综合的时序收敛性，并可以复用算法开发时的C/C++ Testbench来验证生成的RTL代码，从而保证原算法与RTL代码功能的一致性，极大地减少了人工引入错误的可能性。
本次课程将教会用户利用Catapult? Synthesis综合器进行C/C++算法综合。通过相应的练习课程可加深对高层次综合概念和技术的理解和新的设计方法学的认识。
在这次课中可以学到：
? 基于C/C++的设计方法学和新的IC设计流程。
? 了解Mentor的算法C数据类型，约束C/C++代码中的数据位宽。
? 如何编写一个定点的比特精度可综合的C/C++代码。
? 如何通过施加不同约束，通过甘特图来进行算法分析和性能优化，包括：
? 存储器、循环、数据位宽的优化，
? 面积优化，
? 吞吐率的优化。
? 如何利用集成验证环境，来验证生成的RTL代码。
? 比较Xilinx Coregen生成的IP和Catapult Synthesis生成的Verilog/VHDL的性能。
适合的听众：
? 从事复杂DSP运算的应用的人员 （包括无线/卫星通信，图像及音/视频处理, 雷达，信号处理系统）
? 了解C/C++的ASIC/FPGA设计人员
? 有硬件背景系统设计人员；
? 负责优化IC设计流程的人员
? 希望解决产品Time-to-Market问题的人员
需要的知识：
? 了解C/C++语言；
? 了解IC的设计流程；
? 了解仿真、综合的基本知识。
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联系人：
张耘（国家集成电路设计西安产业化基地） 赵瑞琦（奥肯思科技有限公司）
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Email: zhangyun@ Email: rickyzhao@
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