基于MOORE机的序列检测机.docxVIP

数字逻辑设计及应用课程设计基于moore状态机的10101序列检测器的设计姓名：FD学号：---指导教师：---任务与要求任务：基于moore状态机的10101序列检测器的设计设计内容：设计一个moore状态机来检测序列“10101”，当输入序列中出现“10101”时，状态机输出1，允许使用重叠位，即：前一个“10101”最后一位1可以作为后一个“10101”序列的起始位。设计要求:1）给出系统的设计思路，设计各层次的verilog文件。2）对设计进行编译、调试。3）通过功能仿真、时序仿真进行功能测试。设计报告要求：1）给出设计方案，画出设计的总体框图以及功能分割图，并做相应说明。2）打印各层次的verilog文件。3）给出测试结果。设计思路1）原理分析：MOOER状态机的输出与输入无关，其输出只由当前状态决定，即为：输出=G（当前状态）设计要求检验序列10101且具有重叠性，即前一个序列的末尾“1”可以作为后一个序列的第一个“1”使用。为方便讨论，作如下约定：S0：INITIAL STATE(000)S1:GET 1 (001)S2:GET 10 (010)S3:GET 101 (011)S4:GET 1010(100)S5:GET 10101(101)得到状态图：对应的状态/输出表：STATEOUTPUTS00S10S20S30S40S51Transition/output tableQ2Q1Q0XZ01000000001000101000100100000110011100001010000010101010100011110ddd111Q2*Q1*Q0*转移/输出表：根据T/0 TABLE得到卡诺图：Q2*Q0X\Q2Q1000111100000d00100d11100d01001d0Q1*Q0X\Q2Q1000111100000d00101d01100d01010d1Q0*Q0X\Q2Q1000111100000d00111d11111d11000d0ZQ0X\Q2Q1000111100000d00100d01100d11000d1整理得到对应触发器的次态Q*的函数表达式：Q2*=Q2Q0’X+Q1Q0X’Q1*=Q1Q0’X+Q1’Q0X’Q0*=XZ=Q2Q0本设计采用D触发器来完成，其特征方程为：Q*=D所以，设计中的三个D触发器的输入表达式为：D2= Q2Q0’X+Q1Q0X’D1= Q1Q0’X+Q1’Q0X’D0= X接下来进行自启动性检验，在Transition/output table中，有两个状态未被定义，当序列机启动时，可能进入这两个未定义状态而无限循环，不能正常工作：1.当Q2Q1Q0=110时，Q2*Q1*Q0*=XXX，所以，次态为000或者111，有一个未定义态；2.当Q2Q1Q0=111时，Q2*Q1*Q0*=X’0X，所以，次态为001或者100，均为有效态。综上所述，无论初始状态为哪一个定义态，总能经过有限次的循环（实际上最多为2次）就能进入有效态正常工作。2）经过上述分析，得到逻辑原理图：Verilog HDL代码代码如下：module fsm(clock,X,Z);input clock,X;output Z;reg Z;reg [2:0] Snext,Sreg;parameter [2:0] INIT=3b000, //Define the statesA=3b001,B=3b010,C=3b011,D=3b100,E=3b101,F=3b110,G=3b111;always @(posedge clock) //Creat the stata memory Sreg=Snext;always @(X) begin //New-state logiccase(Sreg)INIT:if(X==1)Snext=A;elseSnext=INIT;A:if(X==0)Snext=B;elseSnext=A;B:if(X==1)Snext=C;elseSnext=INIT;C:if(X==0)Snext=D;elseSnext=A;D:if(X==1)Snext=E;elseSnext=INIT;E:if(X==1)Snext=A;elseSnext=B;defaultSnext=INIT;endcaseendalways @ (Sreg)//output logiccase(Sreg)INIT,A,B,C,D:Z=0;E:Z=1;defaultZ=0;endcaseendmodule仿真结果输入序列X=1010100010101011101010101010101010进行波形仿真得到如下仿真结果：结果分析由仿真波形可以得到结果：当输入序列X=1010100010101011101