实验三(New).ppt.pptVIP

* * 实验三：用Verilog语言编写两位二进制加法器和七段显示译码器，以及顶层文件，并在LP-2900实验台上调试 加法器 A[1：0] B[1：0] 七段显示 译码器 七段数码显示 （显示输出数据） FPGA 芯片 带锁按键 （输入两个加数） 2‘b01 +2’b10 =2‘b 11 （3） 参考设计步骤： 一、建立项目，并选择器件 利用新建项目向导，建立工程，设置路径，名称，选择器件型号。 二、导入下列设计文件： 1、两位加法器设计文件（add.v） 2、七段显示译码器设计文件（seg7.v） 3、顶层设计文件（ledshow.v） module addseg(a_in, b_in, a,b,c,d,e,f,g); input[1:0] a_in, b_in; output a,b,c,d,e,f,g; add add1(.a(a_in),.b(b_in),.out(w)); seg7 s7(.datain(w),.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g)); endmodule 顶层设计文件（ledshow.v）代码段如下： 三、对顶层文件进行分析和综合 （ ） 四、对顶层文件进行功能仿真 1、新建波形文件，并导入仿真模块的引脚 2、打开Processing菜单栏下的Simulator Tool，生成仿真网表文件， 导入仿真波形文件，点击仿真开始。 3、仿真波形如下，分析仿真结果： 五、分配引脚（ ） 1、输入信号接带锁按键（sw1 ~ sw4） 2、七段输出信号接七段LED显示器的a ~ g七个引脚； 设置LED的共阴极端：DE1，DE2，DE3 3、out引脚为仿真波形中观测加法器的结果而设置，处理方法如下两种： a、可绑定到任意引脚上或不绑定，直接由系统自动绑定。 b、可修改设计文件，如下： module ledshow(a_in, b_in, a,b,c,d,e,f,g, DE1,DE2,DE3,out); input[1:0] a_in, b_in; output a,b,c,d,e,f,g; output DE1,DE2,DE3; // output[2:0] out; assign {DE3,DE2,DE1}=3b000; //select C1 add add_1(.a(a_in),.b(b_in),.out(out)); seg7 seg7_1(.datain(out),.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g)); endmodule 修改成wire型 （若直接去掉可能会导致下载后的程序运行不正常） 去掉