EDA与数字系统设计（第2版）教学课件作者李国丽ch2-1课件.pptVIP

第二章 VHDL硬件描述语言 2.1 VHDL概述 2.2 VHDL的数据类型和数据对象 2.3 VHD设计的基本语句 2.4 VHDL高级语句 2.5 VHDL设计实例 2.1 VHDL概述 2.1.1 VHDL的特点 2.1.2 VHDL语言的基本结构 2.1.3 VHDL语言的实体说明语句 （ENTITY） 2.1.4 VHDL语言的结构体（ARCHITECTURE） 2.1.5 程序包（PACKAGE）、库（LIBRARY）和USE语句 2.1.1 VHDL的特点 (1) 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下（top-down）的设计 。 (2) 用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文档资料的保存和广泛使用。 (3) VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类型语言。 (4) VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构和行为状态。 2.1.2 VHDL语言的基本结构 例2-1-1用VHDL语言描述一位全加器。一位全加器的输入信号是A, B, Ci，输出信号是S和Co。 表2-1-1 全加器的真值表 2.1.2 VHDL语言的基本结构 LIBRARY IEEE; --IEEE标准库程序包 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fulladder IS -- fulladder是实体名称实体 PORT( A, B, Ci : IN STD_LOGIC; --定义输入/输出信号 Co, S : OUT STD_LOGIC ); END fulladder; ARCHITECTURE addstr OF fulladder IS --addstr是结构体名结构体 BEGIN S = A XOR B XOR Ci; Co = (A AND B) OR (A AND Ci) OR (B AND Ci); END addstr; 2.1.2 VHDL语言的基本结构 第一部分是程序包，程序包是用VHDL语言编写的共享文件，定义在设计结构体和实体中用到的常数、数据类型、子程序和设计好的电路单元等，放在文件目录名称为IEEE的程序包库中。 第二部分是程序的实体，定义电路单元的输入/输出引脚信号。程序的实体名称fulladder是任意取的，但是必须与VHDL程序的文件名称相同。实体的标识符是ENTITY，实体以ENTITY开头，以END结束。 第三部分是程序的结构体，具体描述电路的内部结构和逻辑功能。结构体以标识符ARCHITECTURE开头，以END结尾。结构体的名称addstr是任意取的。 2.1.3 VHDL语言的实体说明语句（ENTITY） 实体是VHDL程序设计中最基本的组成部分，在实体中定义了该设计芯片中所需要的输入/输出信号引脚。实体说明语句的格式为： ENTITY 实体名称 IS PORT（端口信号名称1：输入/输出状态 数据类型； 端口信号名称2：输入/输出状态 数据类型； … 端口信号名称N：输入/输出状态 数据类型）； END 实体名称； 2.1.3 VHDL语言的实体说明语句（ENTITY） 例2-1-2一个同步十六进制加法计数器，带有计数控制、异步清零、和进位输出等功能。计数器电路图如图2-1-2所示，电路有三个输入端和五个输出端，分别是时钟脉冲输入端CLK，计数器状态控制端EN，异步清零控制端Rd，四位计数输出端Q0, Q1, Q2, Q3和一个进位输出端Co。电路的功能表如表2-1-2所示。 2.1.3 VHDL语言的实体说明语句（ENTITY） 2.1.3 VHDL语言的实体说明语句（ENTITY） ENTITY cntm16 IS PORT ( EN : IN STD_LOGIC; Rd : IN STD_LOGIC; CLK : IN STD_LOGIC; Co : OUT STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END cntm16; 2.1.4 VHDL语言的结构体（ARCHITECTURE） 结构体的一般格式为： ARCHITECTURE 结构体名 OF 实体名称 IS 说明语句 BEGIN 电路描述语句 END 结构体名； 例2-1-