数字电子技术基础作者沈任元_第5章_时序逻辑电路课案.pptVIP

解：由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。 （1）时钟方程： （时钟脉冲源的上升沿触发。） （当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变。） 输出方程： 驱动方程： （2）将各驱动方程代入D触发器的特性方程，得各触发器的 次态方程： （CP由0→1时此式有效） （Q0由0→1时此式有效） （3）作状态转换表、状态图、时序图 （4）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。 电路的时序图 74HC163 (手册P80) 例 用74HC160组成48进制计数器。 5．组成分频器 6．组成序列信号发生器 例 试用计数器74HC161和数据选择器设计一列发生器。 7．组成脉冲分配器 计数器74HC161和译码器