SOPC-IVEDA实验指导书(Quartus7.2)讲述.doc

EDA/SOPC 系统开发平台 EDA 基础篇 实 验 指 导 书 北 京 百 科 融 创 教 学 仪 器 设 备 有 限 公 司 前 言 近十年由于超大规模集成电路和软件技术的快速发展，使数字系统集成到一片集成电路内成为可能,Atera、Xilinx、AMD等公司都推出了非常好的 CPLD 和 FPGA 产品，并为这些产品的设计配备了设计、下载软件，这些软件除了支持图形方式设 计数字系统外，还支持设计多种数字系统的设计语言，使数字系统设计起来更加容 易。在小规模数字集成电路就要淘汰的今天，作为一个电子技术工程技术人员不懂 VHDL 语言和 CPLD、FPGA 器件设计就象在计算机时代不会使用计算机一样可怕。 本实验指导书的目的就是帮助读者学会设计数字系统，并熟悉 Altera 公司产品和软件 QUARTUS II及其它相关软件的使用。 本实验指导书的实验内容从简单的组合电路设计到复杂的数字系统设计， 详细介绍了系统的设计方法和软件的各种操作。读者可以通过这本实验指导书设计自己的数字电路。 本实验指导书选编了有代表性的实验近三十个，实验内容从简单到复杂，使使用者能够很快的入手，同时本实验指导书还可以作为电子技术的加深课程或作为电子技术工程师的参考用书。 本实验指导书配合 SOPC-NIOSII、EDA/SOPC 系统开发平台系列产品使用。如果用户有批评和建议可以和我们联系： E-mail： BJBKRC@163.com 由于时间仓促，资料缺乏，有错误之处请读者原谅。  目 录 实验一 基于 QUARTUSII 图形输入电路的设计 3 实验二 基于 VHDL 格雷码编码器的设计 24 实验三 含异步清零和同步使能的加法计数器 28 实验四 八位七段数码管动态显示电路的设计 32 实验五 数控分频器的设计 36 实验六 图形和 VHDL 混合输入的电路设计 38 实验七 四位并行乘法器的设计 43 实验八 基本触发器的设计 46 实验九 设计四位全加器 49 实验十 矩阵键盘显示电路的设计 52 实验十一 16*16 点阵显示实验 57 实验十二 用 VHDL 设计七人表决器 62 实验十三 用 VHDL 设计四人抢答器 65 实验十四 可控脉冲发生器的设计 67 实验十五 正负脉宽调制信号发生器设计 70 实验十六 直流电机的测速实验 73 实验十七 数字频率计的设计 78 实验十八 交通灯控制电路实验 83 实验十九 多功能数字钟的设计 86 实验二十 序列检测器的设计 89 实验二十一 数字秒表的设计 92 实验二十二 出租车计费器的设计 95 实验二十三 VGA 彩条信号发生器的设计 98 实验二十四 四相步进电机控制实验 102 附录 I —— 核心板硬件资源连接 106 附录 II —— 实验箱硬件资源连接 125 附录III——开发平台部分模块的电路图 135 实验一 基于 QUARTUSII 图形输入电路的设计 一、 实验目的 1、通过一个简单的 3—8 译码器的设计,掌握组合逻辑电路的设计方法 2、初步了解 QUARTUSII 原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示： 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 三、 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C），用八个 LED 来表示三八译码器的八个输出（D0-D7），通过输入不同的值来观察输入的结果与三八译码器的真值表（表 1-1）是否一致。实验箱中的拨动开关与 FPGA的接口电路如下图 1-1 所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与 FPGA 的管脚连接如表 1