第九章显示电路设计.docVIP

第9章 显示电路设计 本章重点讨论输出结果在数码管上的显示。电子线路输出一般都是用灯的亮与不亮来表示输出的高低电平，这种显示不直观。数码管显示能够更加直观、形象的描述现象。 9.1 两输入或门输出显示 两输入或门是数字逻辑电路中最基本的门电路，电路图如下： 真值表： a b y 0 0 0 0 1 1 1 0 1 1 1 1 两输入或门的程序设计可以有多种方式设计。输出结果主要通过3—8译码器译码转换为7段显示码的输入，其电路程序设计如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --***************************************** ENTITY or1 IS PORT(a,b:IN STD_LOGIC; out_c: out std_logic_vector(7 downto 0); out_38: out std_logic_vector(2 downto 0) ); END or1; --******************************************* architecture rtl OF or1 IS signal y:std_logic; begin y=a OR b; out_38 = 000; out_c =when y=0 else ; END rtl; 波形图如下： 9.2 3进制计数器 上一章讲到过3进制计数器的设计原理，按照一般的显示需要两个灯显示结果，在这里我们用一个数码管显示。让读者能够更加直观的理解3进制计数器的记数过程。其程序设计如下： 顶层文件设计： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dsp3 IS PORT(enable:IN STD_LOGIC; clk:IN STD_LOGIC; out_38: out std_logic_vector(2 downto 0); segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END dsp3; ARCHITECTURE rt1 OF dsp3 IS COMPONENT count3 PORT(enable:IN STD_LOGIC; clk:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END COMPONENT; SIGNAL q:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN U0:count3 PORT MAP(enable,clk,q); out_38 = 000; segment =when q=00 else when q=01 else 1011011; END rt1; 再该程序中用COMPONENT命令调用了3进制计数器的设计程序，其程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count3 IS PORT( enable:IN STD_LOGIC; clk:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END count3; ARCHITECTURE rt1 OF count3 IS SIGNAL q_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN process(clk) begin IF(clkevent and clk=1)then if(enable=1)then if(q_tmp=10)then q_tmp=(others=0); else q_tmp=q_tmp+1; end if; end if; end if; q=q_tmp; end process; end rt1; 波形图如下： 9.3 24进制计数器 24进制计数器显示和3进制计数器的显示思路一样。不