实验二基于HDL十进制计数器设计教材.ppt

顶层模块处理 HDL代码完成后，综合。 顶层模块不需要仿真。 顶层模块处理 引脚锁定： 信号名 引脚号 信号名 引脚号 信号名 引脚号 clr N17 A C5 E B6 ena H18 B B4 F E7 clk V16 C A4 G A6 clk_50m C9 D F7 COM D5 顶层模块处理 由于clk没锁于ISE默认的时钟输入引脚上，需要添加“CLOCK_DEDICATED_ROUTE = FALSE;” 为了更好的消抖效果，需要在V16输入端口加入下拉电阻，即需加“PULLDOWN”。 所以在约束文件（.ucf）中clk的锁定应为为： 1）、NET “clk” LOC = “V16” |PULLDOWN | CLOCK_DEDICATED_ROUTE = FALSE;” ： 或者 2） NET “clk” LOC = “V16” |PULLDOWN ； NET clk CLOCK_DEDICATED_ROUTE=FALSE; 用户约束文件（*.ucf）参考： NET clk LOC = V16 | IOSTANDARD = LVCMOS33 | PULLDOWN ; NET clk_50m LOC = C9 | IOSTANDARD = LVCMOS33 ; NET clr LOC = N17 | IOSTANDARD = LVCMOS33; NET ena LOC = H18| IOSTANDARD = LVCMOS33; NET q[0] LOC = C5 | IOSTANDARD = LVCMOS33; # DATA0 a NET q[1] LOC = B4 | IOSTANDARD = LVCMOS33; # DATA1 b NET q[2] LOC = A4 | IOSTANDARD = LVCMOS33; # DATA2 c NET q[3] LOC = F7 | IOSTANDARD = LVCMOS33; # DATA3 d NET q[4] LOC = B6 | IOSTANDARD = LVCMOS33; # DATA4 e NET q[5] LOC = E7 | IOSTANDARD = LVCMOS33; # DATA5 f NET q[6] LOC = A6 | IOSTANDARD = LVCMOS33; # DATA6 g NET COM LOC = D5 | IOSTANDARD = LVCMOS33; # DATA7 DIG 顶层模块处理 双击Implement Design，进行布局布线 下载 双击Generate Programming File生成下载文件 双击Configure Target Device 点击OK 下载 点击Finish 下载 下载 对随后的两个器件，一个是Prom,一个是CPLD，选择Bypass。 下载 弹出对话框，点击OK 下载 下载后，改变拨动开关和按键，观察结果 Chipscope在线调试 Chipscope是Xilinx推出的一款在线调试软件，如图，通过JTAG仿真器将FPGA芯片中实际运行的各种参数通过配置，传回 ISE套件中的chipscope软件 类似于示波器，chipscope提供触发深度，触发方式等一系列设置，同时提供数据采样观察窗口 Chipscope调试开始 –新建.cdc文件 在HDL工程中添加chipscope file，选择ChipScope Definition and Connection File，file name 取名seg Chipscope-配置 .cdc文件 在原有的HDL工程下出现新建seg.cdc文件，可以在chipscope植入 ILA 和 ICON IP核，双击seg.cdc文件，进入配置界面。 Chipscope-设置触发端口、类型等 进入配置界面，每个触发端口ILA核可支持多路比特数据，最多可有16个端口，触发匹配类型共有6种。这里配置根据需要调试的数据个数、类型决定。 Chipscope-设置采样深度 设置采样深度，即为一次采样数据所显示的深度、个数。深度范围512-16384，采样深度越深，耗费资源越多。然后点击Net Connections标签，设置设置触发时钟与触发信号界面。 Chipscope-设置采样信号 选择Modify Connections 选项，进入采样时钟和触发信号设置，采样时钟用于捕捉触发信号 Chipscope-设置采样时钟 设置触发时钟，一般选择系统频率最高的主时钟 注：Net selectio